7.2VHDL语言的基本结构 722实体说明 例如全加器的端口如图73所示,其端口的ⅤHDL语言描述 如下。 NETITY Full adder Is PORT Sum a, b, C: IN BIT: Full adder sun, carry: OUT BIT Carry END Full adder 图73全加器的端口图 注意:用ⅤHDL对全加器描述存盘的文件名为 Full adder. Vhd7.2 VHDL语言的基本结构 7.2.2 实体说明 例如全加器的端口如图7.3所示，其端口的VHDL语言描述 如下。 NETITY Full_adder IS PORT（ ａ，b，c：IN BIT； sum，carry：OUT BIT ）； END Full_adder； 图7.3 全加器的端口图 注意：用VHDL对全加器描述存盘的文件名为Full_adder.VHD