48mwmD)硬件述语言 Chinaopub.com 下载 XE0(E0,D[0],D[1]) XE1(E1,D[2],D[3]) E2,D[4],D[5]) XE3(E3,D[6],D[7]), XF0(F0,E0,E1) XF1(F1,E2,E3), XHO (HO, F0, F1) EN (Even, D[8], HO)i not #2 xoDd (Odd, Even) XODD XE3/E3 图5-10奇偶发生器 习题 1.用基本门描述图5-11显示的电路模型。编写一个测试验证程序用于测试电路的输出。 使用所有可能的输入值对电路进行测试 2.使用基本门描述如图5-12所示的优先编码器电路模型。当所有输入为0时,输出ld为 0,否则输出为1。并且为验证优先编码器的模型行为编写测试验证程序 Encode o Data[l] Data[O] 图5-11A不等于B的逻辑 图5-12优先编码器x o r # ( 5 , 4 ) XE0 (E 0 , D[ 0 ] ,D[ 1 ] ) , XE1 (E 1 , D[ 2 ] ,D[ 3 ] ) , XE2 (E 2 , D[ 4 ] ,D[ 5 ] ) , XE3 (E 3 , D[ 6 ] ,D[ 7 ] ) , XF0 (F 0 , E 0 , E 1) , XF1 (F 1 , E 2 , E 3) , XH0 (H 0 , F 0 , F 1) , X E V E N (Even, D[ 8 ], H0) ; n o t #2 X O D D (Odd, Even) ; e n d m o d u l e 图5-10 奇偶发生器 习题 1. 用基本门描述图 5 - 11显示的电路模型。编写一个测试验证程序用于测试电路的输出。 使用所有可能的输入值对电路进行测试。 2. 使用基本门描述如图 5 - 1 2所示的优先编码器电路模型。当所有输入为 0时，输出Va l i d为 0，否则输出为1。并且为验证优先编码器的模型行为编写测试验证程序。 48 Verilog HDL 硬件描述语言 下载 图5 - 11 A不等于B的逻辑 图5-12 优先编码器