第十章.设计练习进阶 练习:依然作 clk in的二分频 clk out,要求输出与上例的输出正好反相。编写测试模块, 给出仿真波形 练习三.利用条件语句实现较复杂的时序逻辑电路 目的:掌握条件语句在 Verilog HDL中的使用。 与常用的高级程序语言一样,为了描述较为复杂的时序关系, Verilog hDl提供了条件语 句供分支判断时使用。在可综合风格的 Verilog hdl模型中常用的条件语句有if.else和 case. endcase两种结构,用法和C程序语言中类似。两者相较,if..else用于不很复杂的 分支关系,实际编写可综合风格的模块、特别是用状态机构成的模块时,更常用的是 case. endcase风格的代码。这一节我们给的是有关if.else的范例,有关 case. endcase 结构的代码已后会经常用到 下面给出的范例也是一个可综合风格的分频器,是将10M的时钟分频为500K的时钟。基 本原理与1/2分频器是一样的,但是需要定义一个计数器,以便准确获得1/20分频 模块源代码: division v module division (RESeT, F10M, F500K) input FlOM, RESET output F500K: reg F500K [7:0]j lways @(posedge F10M) if(! rESET) /低电平复位。 b F500K<=0 f(j=19) //对计数器进行判断,以确定F500K信号是否反转。 begin F500K<=F500K modul第十章．设计练习进阶 练习：依然作 clk_in 的二分频 clk_out，要求输出与上例的输出正好反相。编写测试模块， 给出仿真波形。 练习三. 利用条件语句实现较复杂的时序逻辑电路 目的：掌握条件语句在 Verilog HDL 中的使用。 与常用的高级程序语言一样,为了描述较为复杂的时序关系，Verilog HDL 提供了条件语 句供分支判断时使用。在可综合风格的 Verilog HDL 模型中常用的条件语句有 if…else 和 case…endcase 两种结构，用法和 C 程序语言中类似。两者相较，if…else 用于不很复杂的 分支关系，实际编写可综合风格的模块、特别是用状态机构成的模块时，更常用的是 case…endcase 风格的代码。这一节我们给的是有关 if…else 的范例，有关 case…endcase 结构的代码已后会经常用到。 下面给出的范例也是一个可综合风格的分频器，是将 10M 的时钟分频为 500K 的时钟。基 本原理与 1/2 分频器是一样的，但是需要定义一个计数器，以便准确获得 1/20 分频 模块源代码： // --------------- fdivision.v ----------------------------- module fdivision(RESET,F10M,F500K); input F10M,RESET; output F500K; reg F500K; reg [7:0]j; always @(posedge F10M) if(!RESET) //低电平复位。 begin F500K <= 0; j <= 0; end else begin if(j==19) //对计数器进行判断，以确定 F500K 信号是否反转。 begin j <= 0; F500K <= ~F500K; end else j <= j+1; end endmodule 269