8.3.2用硬件确定中断优先权 ■编码器和比较器硬件组成的优先权排队电路 I< inTRO 优先 权编 中断 A A 输入 码组 去CPU & A>B A INTR香 比较器 InTR < BBB 优先 CPU数据总线 & 权寄 存器 优先权失效信号 图8-7编码器和比较器硬件组成的优先权排队电路8.3.2 用硬件确定中断优先权 编码器和比较器硬件组成的优先权排队电路 … 1 ≥ INTR 0 INTR 7 } 优先权编码组 中断输入 … & 1 图8-7 编码器和比较器硬件组成的优先权排队电路 & 2 A>B 比较器 A2 A1 A0 B2 B1 B0 优先权失效信号 1 ≥ 去CPU INTR 优先 CPU数据总线 权寄 存器