数字集成电路的设计流程 系统分割(设计综合):采用特定的设计 方法分解实现电路模型,得到电路实际采 用的逻辑单元及其相互连接戒式;在GA设 计时,电路会分割为23输入的逻辑单元, 在FPGA设计中,分割为4输入逻辑单元 而采用CPLD设计时,则分割为更大的逻 辑单元。系统分割（设计综合）：采用特定的设计 方法分解实现电路模型，得到电路实际采 用的逻辑单元及其相互连接形式；在GA设 计时，电路会分割为2-3输入的逻辑单元， 在FPGA设计中，分割为4输入逻辑单元, 而采用CPLD设计时，则分割为更大的逻 辑单元。 数字集成电路的设计流程