同步流水线 流水段之间采用时钟控制的寄存器文件( clocked registers) 时钟上升沿到达时 所有寄存器同时保存前一流水段的结果 流水段是组合逻辑电路 流水线设计中希望各段相对平衡 即所有段的延迟时间大致相等 时钟周期取决于延迟最长的流水段 Input S 2 k H Output Clock 中国科学技术大学 chapter 4同步流水线 • 流水段之间采用时钟控制的寄存器文件（clocked registers) • 时钟上升沿到达时… – 所有寄存器同时保存前一流水段的结果 • 流水段是组合逻辑电路 • 流水线设计中希望各段相对平衡 – 即所有段的延迟时间大致相等 • 时钟周期取决于延迟最长的流水段 中国科学技术大学 chapter03.4