诸论 第一章绪论 我们知道，集成电路已经进入到了VLSI和LSI的时代，电路的规模迅速上升 到了几十万门以至几百万门。而IC设计人员的设计能力则只是一个线性增长的曲 线，远远跟不上按照摩尔定律上升的电路规模和复杂度的要求。这促使了新的设计 方法和高性能的EDA软件的不断发展。 Synopsys公司的董事长兼首席执行官Aart de Geus曾经提到，对于现在的IC 设计公司来说，面临着三个最大的问题：一是设计中的时序问题：二是验证时间太 长；三是如何吸引并留住出色的设计工程师。他的话从一个侧面表明了，随着IC 设计的规模和复杂度的不断增加，随着数百万系统门的设计变得越来越普遍，时序 分析和设计验证方面的问题正日益成为限制IC设计人员的瓶颈。 对于这些问题，设计者们提出的策略有：创建物理综合技术、开发更快更方便 的仿真器，使用静态时序分析和形式验证技术、推动IP的设计和应用等等。本文 将着重于探讨其中的静态时序分析和形式验证两项技术，在集成电路设计日益繁复 的背景下，它们为IC产品更快更成功地面对市场提供了可能。 §1.1静态时序分析 般来说，要分析或检验一个电路设计的时序方面的特征有两种主要手段：动 态时序仿真(Dynamic Timing Simulation)和静态时序分析(Static Timing Ana -1ysis)。 动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类 型。但是它也存在着比较明显的缺点：首先是分析的速度比较慢：其次是它需要使 用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(critical pat -hs),因为输入矢量未必是对所有相关的路径都敏感的。 静态时序分析的分析速度比较快，而且它会对所有可能的路径都进行检查，不 存在遗漏关键路径的问题。我们知道，IC设计的最终目的是为了面对竞争日益激诸 论 1 第一章 绪论 我们知道，集成电路已经进入到了 VLSI 和 ULSI 的时代，电路的规模迅速上升 到了几十万门以至几百万门。而 IC 设计人员的设计能力则只是一个线性增长的曲 线，远远跟不上按照摩尔定律上升的电路规模和复杂度的要求。这促使了新的设计 方法和高性能的 EDA 软件的不断发展。 Synopsys 公司的董事长兼首席执行官 Aart de Geus 曾经提到，对于现在的 IC 设计公司来说，面临着三个最大的问题：一是设计中的时序问题；二是验证时间太 长；三是如何吸引并留住出色的设计工程师。他的话从一个侧面表明了，随着 IC 设计的规模和复杂度的不断增加，随着数百万系统门的设计变得越来越普遍，时序 分析和设计验证方面的问题正日益成为限制 IC 设计人员的瓶颈。 对于这些问题，设计者们提出的策略有：创建物理综合技术、开发更快更方便 的仿真器，使用静态时序分析和形式验证技术、推动 IP 的设计和应用等等。本文 将着重于探讨其中的静态时序分析和形式验证两项技术，在集成电路设计日益繁复 的背景下，它们为 IC 产品更快更成功地面对市场提供了可能。 §1.1 静态时序分析 一般来说，要分析或检验一个电路设计的时序方面的特征有两种主要手段：动 态时序仿真（Dynamic Timing Simulation）和静态时序分析（Static Timing Ana -lysis）。 动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类 型。但是它也存在着比较明显的缺点：首先是分析的速度比较慢；其次是它需要使 用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(critical pat -hs)，因为输入矢量未必是对所有相关的路径都敏感的。 静态时序分析的分析速度比较快，而且它会对所有可能的路径都进行检查，不 存在遗漏关键路径的问题。我们知道，IC 设计的最终目的是为了面对竞争日益激