指令流时序 时序图展示 每个时钟周期指令所使用的流水段情况 ·指令流在采用5段流水线执行模式的执行情况 Up to five instructions can be in the pipeline during the same cycle ALU instructions skip Instruction Level Parallelism (ILP) the MEM stage Store instructions skip the WB stage Wwr7,8(r3) FDEⅩMEM|WB o lw r6, 8(r5) IF ID EX MEM WB t or r4, r3,7 IF ID EX WB sub r5 r2 r3 IF ID EX WB swr2,10(r3) IF ID EX MEM CC1 CC2 CC3 CC4 CC5 CC6 CC7 CC8 CC9 Time 2/112021 chapter9指令流时序 • 时序图展示： – 每个时钟周期指令所使用的流水段情况 • 指令流在采用5段流水线执行模式的执行情况 2/11/2021 chapter03.9