Tcl与pt_shell的使用 Design:有一定逻辑功能的电路描述，它可以是独立的，也可以包含有其他 的子设计。虽然严格地来说子设计只是设计的一部份，但是Synopsys也把它看作 是一个design. Cell:在Synopsys的术语中，cell和instance被认为是同样的概念，都是 design中例化的一个具体元件。 Port:指主要的input、output或者design的I/0管脚。 Pin:对应于设计中的cell的input、output或者I/0管脚。 Reference:cell或者instance参考的源设计的定义。 Net:是指信号的名字，即通过连接ports与pins或者pins与pins而把一 个设计连接在一起的金属线的名字。 Clock:作为时钟源的port或者pin。 下面的例子是用VHDL语言描述的一个电路，包含了上面所说的各种对象： Figure3-1 §3.4.2在PrimeTime中使用对象 PrimeTime提供了一个命令来选中这些对象，或者更准确地说是建立一个这些 对象的collection,命令的形式为： get_objtype 其中objtype是这种对象的类型，可以使用“help get*”来查看。这个命令与 Design Compiler中的find命令有点类似。 值得注意的是，这个命令并不是返回被选中对象的列表，而是建立一个指向被 选中对象的collection。这种方法比在memory中保存一个庞大的列表要节省时间 和资源。要列举所选中的对象，可以用query_objects命令。通常可以把建立的 collection设置为变量，以方便使用，例如： set data_ports [get_ports D[*] query_objects $data_ports 另外，也可以用all_objtype命令来建立某种对象的collection,例如： all_clocks、all_inputs、all_outputs、all_instances、all_registers、Tcl 与 pt_shell 的使用 8 Design：有一定逻辑功能的电路描述，它可以是独立的，也可以包含有其他 的子设计。虽然严格地来说子设计只是设计的一部份，但是 Synopsys 也把它看作 是一个 design。 Cell：在 Synopsys 的术语中，cell 和 instance 被认为是同样的概念，都是 design 中例化的一个具体元件。 Port：指主要的 input、output 或者 design 的 I/O 管脚。 Pin：对应于设计中的 cell 的 input、output 或者 I/O 管脚。 Reference：cell 或者 instance 参考的源设计的定义。 Net：是指信号的名字，即通过连接 ports 与 pins 或者 pins 与 pins 而把一 个设计连接在一起的金属线的名字。 Clock：作为时钟源的 port 或者 pin。 下面的例子是用 VHDL 语言描述的一个电路，包含了上面所说的各种对象： Figure3-1 §3.4.2 在 PrimeTime 中使用对象 PrimeTime 提供了一个命令来选中这些对象，或者更准确地说是建立一个这些 对象的 collection，命令的形式为： get_objtype 其中 objtype 是这种对象的类型，可以使用“help get_*”来查看。这个命令与 Design Compiler 中的 find 命令有点类似。 值得注意的是，这个命令并不是返回被选中对象的列表，而是建立一个指向被 选中对象的 collection。这种方法比在 memory 中保存一个庞大的列表要节省时间 和资源。要列举所选中的对象，可以用 query_objects 命令。通常可以把建立的 collection 设置为变量，以方便使用，例如： set data_ports [get_ports D[*] ] query_objects $data_ports 另外，也可以用 all_objtype 命令来建立某种对象的 collection，例如： all_clocks、all_inputs、all_outputs、all_instances、all_registers