第章存储器和可编程逻辑器件 存储矩阵 个T 地址译码器 R R R D2D 三态控制 输出缓冲器 图9-2二极管ROM结构图第9章 存储器和可编程逻辑器件 图 9-2 二极管ROM结构图 地 址 译 码 器 W0 W1 W2 W3 R R R R 输出缓冲器 D3 D2 D1 D0 D3 D2 D1 D0 三态控制 存储矩阵 A1 A0 ′ ′ ′ ′