if clr'l'then q7<=0 elsif pre=l' then q7<= elsif clk'event and clk='I'then q7<=d end if end beh 一般时序电路(状态机)的设计 当的状态输 流水线存流水统 时钟输 时钟信号 Moore电路:输出完全由电路状态决定; Mealy电路:输出与外部输入直接相关;状态不变时输出可能 变化; More电路的设计思想 以状态转换图作为基础;对每一次触发条件,根据当前状态 和输入条件,决定下一状态;同时给出下一状态的输出 例简单的 Moore状态机设计 设计思想:采用type语句对不同状态进行定义;再将输出与 状态建立对应关系; I NPUT use ieee std logic 1164. all s0/0 S1/1 enti port(clk, input, reset: in std logic output: out std logic); architecture beh of statmach is type is(so, s1);if clr='1' then q7<='0'; elsif pre='1' then q7<='1'; elsif clk'event and clk='1' then q7<=d; end if; end process; end beh; 一般时序电路（状态机）的设计 Moore 电路：输出完全由电路状态决定； Mealy 电路：输出与外部输入直接相关；状态不变时输出可能 变化； Moore 电路的设计思想 以状态转换图作为基础；对每一次触发条件，根据当前状态 和输入条件，决定下一状态；同时给出下一状态的输出； 例 简单的 Moore 状态机设计 设计思想：采用 type 语句对不同状态进行定义；再将输出与 状态建立对应关系； library ieee; use ieee.std_logic_1164.all; entity statmach is port(clk,input,reset: in std_logic; output: out std_logic); end statmach; architecture beh of statmach is type state_type is (s0,s1);