1、一位加法器 考虑一位全加器。如右图示真值表,D、Co逻辑表达式为 D =AbAcI Co =a&b#a& ci fb ci 0110 a&b#(a# b)& ci 不难作出其逻辑图,此处省略。 位全加器又称“保留进位加法器” 因其简单,是研究其它高性能、高速加法器的 基础。因其简单、快速,是构成其它高速处理 部件的基本元件。其符号如右。 CSR Ci 由真值表可知,若将各位取反,并无影响。 2、4位加法器 CSA CSA CSA CSA 四位加法器可以采用四个一位全加器级连成串行进位加法器。如上图示 对于这种方式,因高位运算必须等低位进位来到后才能进行。因此,它的延迟非常可观。高速运算肯定 无法胜任。 对串行进位加法器研究可得:运算的延迟是由于进位的延迟。基于此,减小进位的延迟非常有效。 下面讨论的超前进位链能有效减少进位的延迟,它由进位门产生进位,各进位彼此独立,不依赖于进位 传播。因此,它的延迟非常小、速度非常高 既然进位已经解决,则加法器值 D=AB@C (2-1) 不存在问题 由此可见,进位的解决是核心。4 1、一位加法器 1、一位加法器 考虑一位全加器。如右图示真值表，D、Co 逻辑表达式为： D = A @ B @ Ci (1-1) Co = A & B # A & Ci # B & Ci (1-2) = A & B # (A # B) & Ci (1-3) 不难作出其逻辑图，此处省略。 一位全加器又称“保留进位加法器”。 因其简单，是研究其它高性能、高速加法器的 基础。因其简单、快速，是构成其它高速处理 部件的基本元件。其符号如右。 由真值表可知，若将各位取反，并无影响。 2、4 位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器。如上图示： 对于这种方式，因高位运算必须等低位进位来到后才能进行。因此，它的延迟非常可观。高速运算肯定 无法胜任。 对串行进位加法器研究可得：运算的延迟是由于进位的延迟。基于此，减小进位的延迟非常有效。 下面讨论的超前进位链能有效减少进位的延迟，它由进位门产生进位，各进位彼此独立，不依赖于进位 传播。因此，它的延迟非常小、速度非常高。 既然进位已经解决，则加法器值 D = A @ B @ C (2-1) 不存在问题。 由此可见，进位的解决是核心