实验目的及时间安排 ●在实验1中我们学习了利用 cadence的定制设计工具进行晶体管级 的电路设计,包括原理图输入( schematic editor)、电路仿真 (ADE)和定制版图设计( virtuoso xl) ●在实验2中我们学习基于门级电路的定制设计方法,即利用基本门 构建更大的电路 ●门级定制设计的目的是利用现有的设计资源快速构建原型设计, 评估设计方案,后续可以再通过器件级设计进一步优化;其设计 过程和工具的使用同器件级设计基本相同,只是设计起点是门电 路 ●完成全加器的设计 ●设计时间:1次课 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验 Copyright O 2011-2012 1位全加器设计Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验二 1位全加器设计 Page 2 实验目的及时间安排 在实验1中我们学习了利用cadence的定制设计工具进行晶体管级 的电路设计，包括原理图输入（schematic editor）、电路仿真 （ADE）和定制版图设计（virtuoso XL） 在实验2中我们学习基于门级电路的定制设计方法，即利用基本门 构建更大的电路 门级定制设计的目的是利用现有的设计资源快速构建原型设计， 评估设计方案，后续可以再通过器件级设计进一步优化；其设计 过程和工具的使用同器件级设计基本相同，只是设计起点是门电 路 完成全加器的设计 设计时间：1次课