3.1综合( Synthesis) 逻辑综合( Logic Synthesis)是EDA设计一个重 要内容,它是一个把高层次的与工艺无关的描述转换为 个低层次的与特定工艺相关的逻辑电路的过程。 c=a+ b Z-X y Synthesis t=c+ x out =t+ u: abxy out optimization y (a)描述 (b)直接实现 布尔代数优化→优化的逻辑电路3.1综合(Synthesis) 逻辑综合(Logic Synthesis), 是EDA设计一个重 要内容，它是一个把高层次的与工艺无关的描述转换为一 个低层次的与特定工艺相关的逻辑电路的过程。 c = a + b； z = x * y； t = c + x； out = t + u； (a) 描述 (b) 直接实现 a b x y b y c z t u out + + + * * Synthesis optimization 布尔代数优化→优化的逻辑电路