行为级仿真 第2章 行为级仿真 2.1行为级仿真简介 当设计完成后，为了验证功能是否正确，设计者必须对其设计源文件进行仿真。因为 这时的设计文件为行为级的DL文件，故称此仿真称为行为级仿真。当设计源文件经过行 为综合，或手工编写，转换为RTL级设计文件后，设计者还必须进行RTL级仿真。因为RTL 级仿真与行为级仿真在具体操作上没什么区别，本文将不再讲述TL级仿真。 2.1.1工具介绍： synopsys提供了数个仿真工具：Scirocco、VH⑩L仿真工具、Verilog仿真工具。 不同的仿真工具有不同用途和各自的优点。 1.Scirocco Scirocco为RTLO级功能验证提供最快最高性能的HDL仿真。Scirocco既支持基于 周期(cycle-based)的仿真也支持事件驱动(event-driven)的仿真。Scirocco使基 于周期(cycle-based)的仿真有着事件驱动(event--driven)仿真的灵活性。这个技术为综合 的设计优化提供了最佳性能。它支持混合语言仿真。Scirocco支持各级的设计描述，但只 对行为级和寄存器级进行优化。Scirocco支持后仿真机制。支持多语言，多平台，多仿真 器。Scirocco有强大的纠错能力。 后仿真机制：就是通过把VCD(a Value Change Dump)历史文件作为输入，对事件驱动 仿真不再进行调试，而直接分析VCD文件里记录的仿真结果。 2.HDL仿真工具 VHDL仿真工具用于Synopsys高级设计学的功能验证阶段。它包括Synopsys系统仿真 器(VSS)和Cyclone。VSS是一个事件驱动仿真器，Cyclone是一个基于周期的仿真器。 VSS和Cyclone都可用于确认和验证寄存器级设计，VSS还可用于验证门级设计。VHDL仿 真器工具顾名思义只能对DL设计进行仿真，但是它可以产生Verilog目标文件，使其可 用于VCS(Verilog Compiled Simulator)仿真器。同样对于Verilog设计，设计者也可通 过VCS仿真器产生VHDL目标文件，使其用于VSS仿真器。这样就解决了混合语言仿真的问 题。 基于周期仿真器：只在每个时钟的有效沿计算设计源代码的值，而对每个周期内的其 他时序信息不与考虑，即对时钟周期间的事件不进行仿真。信号在时钟沿是被假设为稳定 的，因此建立时间，保持时间，脉冲宽度的违约现象都被忽略。虽然两个时钟沿间的信号 和时序信息被忽略了，但是它大大加快了仿真的速度和俭省了内存空间。对复杂的大型设 计，这种仿真机制有着很大的优势。 事件驱动仿真器：在单个周期内，信号值在最后稳定之前，于逻辑路径的任何一点都 可能改变数次。每当某个事件发生，仿真器就对信号值更新一次。仿真器在整个时钟周期 都描绘出所有信号的值。 基于周期仿真和事件驱动仿真的区别如图2.1所示：行为级仿真 1 第 2 章 行为级仿真 2.1 行为级仿真简介 当设计完成后，为了验证功能是否正确，设计者必须对其设计源文件进行仿真。因为 这时的设计文件为行为级的 HDL 文件，故称此仿真称为行为级仿真。当设计源文件经过行 为综合，或手工编写，转换为 RTL 级设计文件后，设计者还必须进行 RTL 级仿真。因为 RTL 级仿真与行为级仿真在具体操作上没什么区别，本文将不再讲述 RTL 级仿真。 2.1.1 工具介绍： synopsys 提供了数个仿真工具： Scirocco 、 VHDL 仿真工具、 Verilog 仿真工具。 不同的仿真工具有不同用途和各自的优点。 1. Scirocco Scirocco 为 RTL0 级功能验证提供最快最高性能的 VHDL 仿真。 Scirocco 既支持基于 周期（ cycle-based ）的仿真也支持事件驱动（ event-driven ）的仿真。 Scirocco 使基 于周期(cycle-based)的仿真有着事件驱动(event-driven)仿真的灵活性。这个技术为综合 的设计优化提供了最佳性能。它支持混合语言仿真。 Scirocco 支持各级的设计描述，但只 对行为级和寄存器级进行优化。 Scirocco 支持后仿真机制。支持多语言，多平台，多仿真 器。 Scirocco 有强大的纠错能力。 后仿真机制：就是通过把 VCD(a Value Change Dump)历史文件作为输入，对事件驱动 仿真不再进行调试，而直接分析 VCD 文件里记录的仿真结果。 2. VHDL 仿真工具 VHDL 仿真工具用于 Synopsys 高级设计学的功能验证阶段。它包括 Synopsys 系统仿真 器(VSS)和 Cyclone 。 VSS 是一个事件驱动仿真器， Cyclone 是一个基于周期的仿真器。 VSS 和 Cyclone 都可用于确认和验证寄存器级设计， VSS 还可用于验证门级设计。 VHDL 仿 真器工具顾名思义只能对 VHDL 设计进行仿真，但是它可以产生 Verilog 目标文件，使其可 用于 VCS(Verilog Compiled Simulator) 仿真器。同样对于 Verilog 设计，设计者也可通 过 VCS 仿真器产生 VHDL 目标文件,使其用于 VSS 仿真器。这样就解决了混合语言仿真的问 题。 基于周期仿真器：只在每个时钟的有效沿计算设计源代码的值，而对每个周期内的其 他时序信息不与考虑，即对时钟周期间的事件不进行仿真。信号在时钟沿是被假设为稳定 的，因此建立时间，保持时间，脉冲宽度的违约现象都被忽略。虽然两个时钟沿间的信号 和时序信息被忽略了，但是它大大加快了仿真的速度和俭省了内存空间。对复杂的大型设 计，这种仿真机制有着很大的优势。 事件驱动仿真器：在单个周期内，信号值在最后稳定之前，于逻辑路径的任何一点都 可能改变数次。每当某个事件发生，仿真器就对信号值更新一次。仿真器在整个时钟周期 都描绘出所有信号的值。 基于周期仿真和事件驱动仿真的区别如图 2.1 所示：