访存结构相关 ·假设单存储器 (单端口)，则同一周期内并发取指 与读写数据存在冲突 C 4 C5 C6 C7 C8 Data Lines Control Lines ALU Address Lines LOAD 正 REG REG M Do Do : P 指令1 ALU REG REG Da-l Dol M M M 0 Ao Ao m e ALU 指令 正 REG E REG M r M Am-1 Am-1 y r 指令3 ALU 正 REG 正 REG RW M xI Clock Clock llxx@ustc.edu.cn 8llxx@ustc.edu.cn 8 访存结构相关 • 假设单存储器（单端口），则同一周期内并发取指 与读写数据存在冲突