8 Verilog hdl硬件描述语言 China°b60M 下载 module Test (Pop, Pid)i output Pop, Pid reg in⊥t⊥a1 begin //句1 Pid= 0 //语句2。 PQp=#51; //语句3。 Pid=#3 //语句4 Pop =#60 /缙句5 P⊥a=#20 /句6 dimodule 这一模块产生如图2-5所示的波形。 initial语句包含一个顺序过程。这一顺序过程在0ns时 开始执行,并且在顺序过程中所有语句全部执行完毕后, initial语句永远挂起。这一顺序过程 包含带有定义语句内时延的分组过程赋值的实例。语句1和2在0ns时执行。第三条语句也在0 时刻执行,导致Pp在第5ns时被赋值。语句4在第5ns执行,并且Pid在第8ns被赋值。同样, Pop在14ns被赋值0,Pid在第16ns被赋值0。第6条语句执行后, initial语句永远被挂起。第8 章将更详细地讲解 initial语句 图2-5Test模块的输出波形 2.5结构化描述形式 在 Verilog hdl中可使用如下方式描述结构 1)内置门原语(在门级): 2)开关级原语(在晶体管级) 3)用户定义的原语(在门级); 4)模块实例(创建层次结构)。 通过使用线网来相互连接。下面的结构描述形式使用内置门原语描述的全加器电路实例。 该实例基于图24所示的逻辑图 module FA Str (A, B, Cin, Sum, Cout input A, B, Cin output Sum, Cout wire SI, T1, T2, T. x2(Sum,S1,c⊥ andm o d u l e Test (Pop, Pid) ; o u t p u t Pop, Pid; r e g Pop, Pid; i n i t i a l b e g i n P o p = 0; // 语句 1。 P i d = 0; // 语句 2。 P o p = #5 1; // 语句 3。 P i d = #3 1; // 语句 4。 Pop = #6 0; // 语句 5。 P i d = #2 0; // 语句 6。 e n d e n d m o d u l e 这一模块产生如图2 - 5所示的波形。i n i t i a l语句包含一个顺序过程。这一顺序过程在 0 ns时 开始执行，并且在顺序过程中所有语句全部执行完毕后 , initial语句永远挂起。这一顺序过程 包含带有定义语句内时延的分组过程赋值的实例。语句 1和2在0 ns时执行。第三条语句也在 0 时刻执行,导致P o p 在第5 ns时被赋值。语句 4在第5 ns执行,并且P i d 在第8 ns被赋值。同样， P o p在14 ns被赋值0，P i d在第16 ns被赋值0。第6条语句执行后，i n i t i a l语句永远被挂起。第 8 章将更详细地讲解i n i t i a l语句。 图2-5 Test 模块的输出波形 2.5 结构化描述形式 在Verilog HDL中可使用如下方式描述结构 : 1) 内置门原语(在门级)； 2) 开关级原语(在晶体管级)； 3) 用户定义的原语(在门级)； 4) 模块实例 (创建层次结构)。 通过使用线网来相互连接。下面的结构描述形式使用内置门原语描述的全加器电路实例。 该实例基于图2 - 4所示的逻辑图。 m o d u l e F A _ S t r (A, B, Cin, Sum, Cout) ; i n p u t A, B, Cin ; o u t p u t Sum, Cout; w i r e S1, T1, T2, T3; x o r X 1 (S1, A, B) , X 2 (Sum, S1, Cin) ; a n d 8 Verilog HDL 硬件描述语言 下载