K 康芯科技 2.1FPGA/CPLD设计流程 将电路的高级语言转换成低级的, 21.2综合可与FPGA/CPLD的基本结构相映射的 网表文件或程序。 21.3适配指定的目标器件中,使之产生最终的下 载文件,如 JEDEC、Jam格式的文件。KX 康芯科技 2.1.2 综合 2.1 FPGA／CPLD设计流程 将电路的高级语言转换成低级的， 可与FPGA／CPLD的基本结构相映射的 网表文件或程序。 2.1.3 适配 将由综合器产生的网表文件配置于 指定的目标器件中，使之产生最终的下 载文件，如JEDEC、Jam格式的文件