chinapub.com 第章BDL指南5 下载 语句。从这种意义上讲,这些语句在模块中出现的顺序无关紧要,这些语句是并发的。每条 语句的执行顺序依赖于发生在变量A和B上的事件。 在模块中,可用下述方式描述一个设计: 1)数据流方式; 2)行为方式 3)结构方式; 4)上述描述方式的混合 下面几节通过实例讲述这些设计描述方式。不过有必要首先对Ⅴ erilog hdl的时延作简要 介绍。 2.2时延 Verilog hdl模型中的所有时延都根据时间单位定义。下面是带时延的连续赋值语句实 assign #2 Sum =A B #2指2个时间单位。 使用编译指令将时间单位与物理时间相关联。这样的编译器指令需在模块描述前定义 timescalelns /100ps 此语句说明时延时间单位为Ins并且时间精度为100ps(时间精度是指所有的时延必须被限定在 0.lns内)。如果此编译器指令所在的模块包含上面的连续赋值语句,#2代表2ns。 如果没有这样的编译器指令,Ⅴ erilog HDl模拟器会指定一个缺省时间单位。 IEEE Verilog HDL标准中没有规定缺省时间单位 2.3数据流描述方式 用数据流描述方式对一个设计建模的最基本的机制就是使用连续赋值语句。在连续赋值 语句中,某个值被指派给线网变量。连续赋值语句的语法为 assign [delay] LHs net Rhs expressi 右边表达式使用的操作数无论何时发生变化,右边表达式都重新计算,并且在指定的时延后变 化值被赋予左边表达式的线网变量。时延定义了右边表达式操作数变化与赋值给左边表达式 间的持续时间。如果没有定义时延值,缺省时延为0。 图2-2显示了使用数据流描述方式对2-4解码器电路的建模的实例模型。 abar A B 图2-22-4解码器电路语句。从这种意义上讲，这些语句在模块中出现的顺序无关紧要，这些语句是并发的。每条 语句的执行顺序依赖于发生在变量 A和B上的事件。 在模块中，可用下述方式描述一个设计： 1) 数据流方式; 2) 行为方式; 3) 结构方式; 4) 上述描述方式的混合。 下面几节通过实例讲述这些设计描述方式。不过有必要首先对 Verilog HDL的时延作简要 介绍。 2.2 时延 Verilog HDL模型中的所有时延都根据时间单位定义。 下面是带时延的连续赋值语句实 例。 a s s i g n #2 S u m = A ^ B; # 2指2个时间单位。 使用编译指令将时间单位与物理时间相关联。这样的编译器指令需在模块描述前定义， 如下所示: ` timescale 1ns /100ps 此语句说明时延时间单位为 1 n s并且时间精度为100ps (时间精度是指所有的时延必须被限定在 0 . 1 n s内)。 如果此编译器指令所在的模块包含上面的连续赋值语句 , #2 代表2 n s。 如果没有这样的编译器指令 , Verilog HDL 模拟器会指定一个缺省时间单位。 IEEE Ve r i l o g HDL 标准中没有规定缺省时间单位。 2.3 数据流描述方式 用数据流描述方式对一个设计建模的最基本的机制就是使用连续赋值语句。在连续赋值 语句中，某个值被指派给线网变量。 连续赋值语句的语法为: a s s i g n [d e l a y] L H S _ n e t = RHS_ expression; 右边表达式使用的操作数无论何时发生变化 , 右边表达式都重新计算 , 并且在指定的时延后变 化值被赋予左边表达式的线网变量。时延定义了右边表达式操作数变化与赋值给左边表达式 之间的持续时间。如果没有定义时延值 , 缺省时延为0。 图2 - 2显示了使用数据流描述方式对 2 - 4解码器电路的建模的实例模型。 图2-2 2-4解码器电路 第2章 HDL指南 5 下载