用户定义库: 由用户自定义生成,使用时需说明(指定库所在的路径); package包集合 用于罗列ⅤHDL语言中使用的类型定义、信号定义、常 数定义、元件定义、函数定义和过程定义等(类似于C语言 中的 include语句),方便不同模块的设计中公共定义的共享 数字电路设计中经常使用的包集合: ieee std logic 1164 逻辑量的定义 ieeestd logic arith 数据转换,逻辑判断 ieee std logic unsigned算术运算 std textio 文本数据输入/输出格式 包集合在使用前必须采用use语句进行说明(在设计程序 的最前面) 包集合可以由用户自定义; 包的结构与定义:(用户自定义的包集合) 包集合标题+(包集合体) 包集合标题 package包集合名is 说明语句;(只有名称) end包集合名用户定义库： 由用户自定义生成，使用时需说明(指定库所在的路径)； package 包集合 用于罗列 VHDL 语言中使用的类型定义、信号定义、常 数定义、元件定义、函数定义和过程定义等（类似于 C 语言 中的 include 语句），方便不同模块的设计中公共定义的共享； 数字电路设计中经常使用的包集合： ieee.std_logic_1164 逻辑量的定义 ieee.std_logic_arith 数据转换，逻辑判断 ieee.std_logic_unsigned 算术运算 std.textio 文本数据输入/输出格式 包集合在使用前必须采用 use 语句进行说明（在设计程序 的最前面）； 包集合可以由用户自定义； 包的结构与定义：（用户自定义的包集合） 包集合标题+（包集合体） 包集合标题： package 包集合名 is 说明语句； （只有名称） end 包集合名；