10.1可编程并行接口芯片8255A(结构) ■数据缓冲和读写控制逻辑 A组 PATPAO A口 /O A组 控制 PCPC A组KIO 数据 C口 D→D 总线 缓冲嚣 内部 PCaPC B组 总线 C口 I>IO RD WR→d读写 B组 A 控制 控制 PB, PB 逻辑 B组 RESET BAA> IO CS 图10-18255A的内部结构10.1 可编程并行接口芯片8255A(结构) 数据缓冲和读写控制逻辑 o o o D 7~D 0 RD WR A1 A 0 RESET CS 数据 总线 缓冲嚣 读写 控制 逻辑 A 组 控制 B 组 控制 A 组 A 口 A 组 C 口 B 组 C 口 B 组 B 口 PA 7~PA 0 I/O PC 7~PC 4 I/O 内部 PC 3~PC 0 总线 I/O PB 7~PB 0 I/O 图10-1 8255A的内部结构