掌握元件布局的相关要求 掌握布线规则设置方法和其他相关操作方法 了解 FPGA/CPLD可编程逻辑器件结构与工作 原理 掌握CPLD和FPGA的编程与配置方式 掌握MAx+ PLUS II! Quartus Il开发工具的 了解硬件描述语言的功能: 掌握VHDL/ Verilog HDL的基本语法 专用集成电路 设计基础 高级部分除合性、设计将握利用 VHDL/Verilo g HDL语言设计组合逻 辑电路的方法 掌握利用HDL/ Verilog HDL语言设计时序电 的方法 掌握利用 VHDL/Ve rilo g HDL语言设计有限状 态机的方法 掌握利用HDL/ Verilog HDL语言设计复杂数 系统的方法 2、时间安排 初级和高级实践时间各为一周,每一阶段具体实践学时分配如下: 综合实践实践相关的基础 方案确定实践操作实践结果分析机考核、撰写 内容 识学习 实践报告 学时(天) 0.5 25050.5 (其中初步实践方案由教师在课前进行布置,不占学时) 四、教学文件与教学形 1、教学文件 实践教材: 付家才,《EDA工程实践技术》,化学工业出版社,2005 实践参考书 (1)付家才,《EDA原理与应用》,化学工业出版社,2001.5 2)潘松、黄继业,《EDA技术实用教程》,科学出版社,2002.10 3)夏路易,《电路原理图与电路板设计教程》,北京希望电子出版社,2002.6 2、教学形式 根据大纲和任务书的要求,在教师的指导下自行设计和进行实践操作。 五、考桉方式及成绩评定 考核方式采取实践操作,根据实践操作的情况和实践效果给出成绩,其中综合实践占60%,日常 管理(包括迟到、旷课、卫生等)占10%,实践报告占30%。 成绩采用优、良、中、及格和不及格五级分制评定 六、执行大纲时应注意的说明 1、初级和高级实践时间各一周,初级阶段实践安排在第四、五学期进行,高级阶段实践安排在第 六、七学期进行 2、在EDA工程实践基地完成实践教学 3、高级阶段的使用开发工具可在MAX+ PLUS II和 Quartus II中选择一种: 4、高级阶段使用的硬件描述语言可在VHDL和 Verilog HDL中选择一种 ,实践操作作息时间为:上午8:00~11:30,下午1:30~5:00(冬季)、2:00~5:30(夏季掌握元件布局的相关要求； 掌握布线规则设置方法和其他相关操作方法。 2 专用集成电路 设计基础 高级部分 综 合 性 、设计 性 实 践 了 解 FPGA/CPLD 可编程逻辑器件结构与工作 原理； 掌 握 CPLD 和 FPGA 的编程与配置方式； 掌 握 MAX+PLUS II/Quartu s II 开发工具的 使用方法； 了解硬件描述语言的功能； 掌 握 VHDL/Ve rilo g HDL 的基本语法； 掌握利用 VHDL/Ve rilo g HDL 语 言 设计 组 合 逻 辑电路的方法； 掌握利用 VHDL/Ve rilo g HDL 语 言 设计 时 序 电 路的方法； 掌握利用 VHDL/Ve rilo g HDL 语 言 设计 有 限 状 态机的方法； 掌握利用 VHDL/Ve rilo g HDL 语 言 设计 复 杂 数 字系统的方法。 2、时间安排： 初级和高级实践时间各为一周，每一阶段具体实践学时分配如下： 综合实践 内 容 实践相关的基础 知识学习 方案确定 实践操作 实践结果分析 上 机 考 核 、撰 写 实践报告 学时（天） 0 .5 1 2 .5 0 .5 0 .5 （其中初步实践方案由教师在课前进行布置，不占学时） 四 、 教 学 文 件 与 教学 形 式 1、教学文件 实践教材： 付家才 ， 《 EDA 工程实践技术》，化学工业出版社，2005 实践参考书： 〔1〕付家才，《EDA 原 理 与 应 用》 ， 化 学工 业 出 版社 ， 2001 .5 〔2〕潘松、黄继业，《EDA 技 术 实 用 教 程》 ， 科 学出 版 社 ，2002.10 〔3〕夏路易，《电路原理图与电路板设计教程》，北京希望电子出版社，2002.6 2、教学形式 根据大纲和任务书的要求，在教师的指导下自行设计和进行实践操作。 五 、 考 核 方 式 及 成绩 评 定 考核方式采取实践操作，根据实践操作的情况和实践效果给出成绩，其中综合实践占 60%，日 常 管理（包括迟到、旷课、卫生等）占 10%，实 践报 告 占 30%。 成绩采用优、良、中、及格和不及格五级分制评定。 六 、 执 行 大 纲 时 应注 意 的 说明 1、初级和高级实践时间各一周，初级阶段实践安排在第四、五学期进行，高级阶段实践安排在第 六、七学期进行； 2、 在 EDA 工程实践基地完成实践教学； 3、高级阶段的使用开发工具可在 MAX+PLUS II 和 Quartu s II 中选择一种； 4、高级阶段使用的硬件描述语言可在 VHDL 和 Verilo g HDL 中选择一种； 5、，实 践操 作 作 息时 间 为：上 午 8:00~11:30，下 午 1:30~5:00（ 冬季 ）、2:00~5:30（夏 季）