本语句可以作为loop内部的循环控制 exit编号when布尔表达式; 执行到此语句时,检测布尔表达式,若为true,则转为执 行编号所表示的语句;若为 false,则继续进行循环; 若没有编号,则当布尔表达式为true时,直接跳出循环, 执行循环之后的下一条语句 本语句可以作为中止loop的语句; 注意:next和exit通常不允许在条件或选择结构中使用(难 以实现电路硬件的综合) lop语句通常用于高层次抽象设计;在电路综合时,常 被综合为多重电路结构形式,电路庞大,效率很低; 例:并入串出的移位寄存器设计 library ieee use ieee entity piso is port(clk, load: in std logic din: in std logic vector(3 downto 0) dout: out std logic) end piso, architecture beh of piso is signal q: std logic vector(3 downto 0); process(clk, load)本语句可以作为 loop 内部的循环控制； exit 编号 when 布尔表达式； 执行到此语句时，检测布尔表达式，若为 true，则转为执 行编号所表示的语句；若为 false，则继续进行循环； 若没有编号，则当布尔表达式为 true 时，直接跳出循环， 执行循环之后的下一条语句； 本语句可以作为中止 loop 的语句； 注意：next 和 exit 通常不允许在条件或选择结构中使用（难 以实现电路硬件的综合）； loop 语句通常用于高层次抽象设计；在电路综合时，常 被综合为多重电路结构形式，电路庞大，效率很低； 例：并入串出的移位寄存器设计 library ieee; use ieee.std_logic_1164.all; entity piso is port(clk,load: in std_logic; din: in std_logic_vector(3 downto 0); dout: out std_logic); end piso; architecture beh of piso is signal q: std_logic_vector(3 downto 0); begin process(clk,load) begin