2.同步二进制减法计数器 (1)设计思想: ①所有触发器的时钟控制端均由计数脉冲CP输 CP的每亠个触发沿都会使所有的触发器状态更新。 ②应控制触发器的输入端,可将触发器接成触 茶。 当低位不向高位借位时,令高位触发器的T=0, 触发器状态保持不变; 当低位向高位借位时,令高位触发器的7=1,触 器翻转,计数减1。 2021/2/32021/2/3 10 2．同步二进制减法计数器 （1）设计思想： ① 所有触发器的时钟控制端均由计数脉冲CP输入， CP的每一个触发沿都会使所有的触发器状态更新。 ② 应控制触发器的输入端，可将触发器接成T触发 器。 当低位不向高位借位时，令高位触发器的T＝0， 触发器状态保持不变； 当低位向高位借位时，令高位触发器的T=1，触发 器翻转，计数减1