92习题解答267 【题9.3】用Ⅴ erilog HDL语言描述一个4选1数据选择器。 解:4选1数据选择器的功能如图A9.3所示。 Mux 4to 1 da[3] data[2] datall se! [l], se! [O] out=(sel[I])'( sel[o])'. data[0]+(sel[ l])' (sel[0]). data[ 1]+ sel[ 1])(sel[o])'.data[2]+(sel[1])(sel[o]). data[ 3] module mux_ 4_to_1( data, out, outnot, sel) ∥这是一个4选1数据选择器,名为mux4_t_1 input[3:0]data;∥定义模块的数据输入端口为date0]~ datel[3] inpu[l:0]sel;∥定义模块的数据选择输人端口seL[l],sel[0 output out, outnot;∥定义该模块的输出端口为out和 outnot out always@( data or sel) case ∥分支控制语句开始 2’b00:out=daa[0] ∥如果seI[1]el[0」=00,将data[0]赋值给out 2’b0l:out=data[1] ∥如果sel1lel0]=01,将data[1]赋值给out 2’bl0:out=data[2] ∥如果 sel[ 1]sel0]=10,将data[2]赋值给out 2 bll: out data[ 3] ∥如果seI[l]sel[0]=11,将dats3]赋值给out endcase ∥分支控制语句结束 assign outnot=-out;∥将out取反后赋值给 outnot