72脉冲异步时序逻辑电路的设计 设计方法与同步时序逻辑电路相似,但如果触 发器有时钟控制端的话应将其作为激励来考虑,并注 意脉冲异步时序电路对输入脉冲的两个限制条件。7.2 脉冲异步时序逻辑电路的设计 设计方法与同步时序逻辑电路相似，但如果触 发器有时钟控制端的话应将其作为激励来考虑，并注 意脉冲异步时序电路对输入脉冲的两个限制条件