第6章时序电路的分析与设计 在图6-1时序逻辑电路的结构框图中,X(x1l,x2,…,xn) 为外部输入信号;Q(q12q2…9)为存储电路的状态输出 也是组合逻辑电路的内部输入;z(z1,z2,…,zn)为外部输 出信号;Y(y,y2,灬,yk)为存储电路的激励信号,也是组 合逻辑电路的内部输出。在存储电路中,每一位输出q(=1, 2,…,j)称为一个状态变量,个状态变量可以组成2个不 同的内部状态。时序逻辑电路对于输入变量历史情况的记 忆就是反映在状态变量的不同取值上,即不同的内部状态 代表不同的输入变量的历史情况。第 6 章 时序电路的分析与设计 在图6-1时序逻辑电路的结构框图中，X（x1, x2 , …, xn） 为外部输入信号； Q（q1 , q2 , …, qj）为存储电路的状态输出， 也是组合逻辑电路的内部输入；Z（z１, z2 , …, zm）为外部输 出信号；Y（y1 , y2 , …, yk）为存储电路的激励信号，也是组 合逻辑电路的内部输出。在存储电路中，每一位输出qi (i = 1, 2, …，j )称为一个状态变量， j个状态变量可以组成2 j个不 同的内部状态。时序逻辑电路对于输入变量历史情况的记 忆就是反映在状态变量的不同取值上，即不同的内部状态 代表不同的输入变量的历史情况