摘要： 本文介绍了数字集成电路设计中静态时序分析(Static Timing Analysis)和 形式验证(Formal Verification)的一般方法和流程。这两项技术提高了时序分 析和验证的速度，在一定程度上缩短了数字电路设计的周期。本文使用Synopsys 公司的PrimeTime进行静态时序分析，用Formality进行形式验证。由于它们都是 基于Tcl(Tool Command Language)的工具，本文对Tcl也作了简单的介绍。 关键词： 静态时序分析形式验证PrimeTime Formality Tcl摘要： 本文介绍了数字集成电路设计中静态时序分析（Static Timing Analysis）和 形式验证（Formal Verification）的一般方法和流程。这两项技术提高了时序分 析和验证的速度，在一定程度上缩短了数字电路设计的周期。本文使用 Synopsys 公司的 PrimeTime 进行静态时序分析，用 Formality 进行形式验证。由于它们都是 基于 Tcl（Tool Command Language）的工具，本文对 Tcl 也作了简单的介绍。 关键词： 静态时序分析 形式验证 PrimeTime Formality Tcl