126wimD硬停述语言 Chinapub.com 下载 Time= T ame= Time= 95::C=1,D=0,Q=0,Qb=1 Time 100::C=0,D=0,Q=0,Qb= T⊥me 105::C=1,D=0,Q=0,Qb=1 Time 110::C=0,D=0,Q=0,Qb=1 Time= 115::C=1,D=0,Q=0,Qb=1 Time 120::c=0,D=1,Q=0,Qb=1 Time= 125::C=1,D=1,Q=0,Qb=1 Time= 135::C=1,D=1,Q=1,Qb=0 Time= 140::C=0,D=1,Q=1,Qb=0 Time= 145::c=1,D=1,Q=1,Qb=0 Time= C=0,D=1,Q=1,Qb=0 Time= C=1,D=1,Q=1,Qb=0 114从文本文件中读取向量 可用 Sreadmemb系统任务从文本文件中读取向量(可能包含输入激励和输出期望值)。下 面为测试3位全加器电路的例子。假定文件“ test vec”包含如下两个向量 期头的Sum 010010 0d01l1 头的Cout 向量的前三位对应于输入A,接下来的三位对应于输入B,再接下来的位是进位,八到十 位是期望的求和结果,最后一位是期望进位值的输出结果。下面是全加器模块和相应的测试 验证程序。 module AdderiBit(A, b, cin, Sum, Cout input A,B,c⊥n, output sum, Cout assign Sum =(A B Cin ssign Cout =(A B)I(A& Cin)I(b& Cin)i endmodule module Adder3Bit (First, second, Carry In, Sum Out, Carry put input [0: 2] First, second input Carry in output [0: 2] Sum Out output Carry outi Adder ibit Al (First [2], Second[2], Carry In, Sum out[2], Car[1]) A2 (First[l], Second[l], Car[l, Sum Out [l, Car[o]), A3(F⊥rst[0] ond[o], Car [o], Sum Out [0], Carry out)i126 Verilog HDL 硬件描述语言 下载 Time= 85:: C=1, D=0, Q=1, Qb=0 Time= 90:: C=0, D=0, Q=0, Qb=1 Time= 95:: C=1, D=0, Q=0, Qb=1 Time= 100:: C=0, D=0, Q=0, Qb=1 Time= 105:: C=1, D=0, Q=0, Qb=1 Time= 110:: C=0, D=0, Q=0, Qb=1 Time= 115:: C=1, D=0, Q=0, Qb=1 Time= 120:: C=0, D=1, Q=0, Qb=1 Time= 125:: C=1, D=1, Q=0, Qb=1 Time= 130:: C=0, D=1, Q=1, Qb=0 Time= 135:: C=1, D=1, Q=1, Qb=0 Time= 140:: C=0, D=1, Q=1, Qb=0 Time= 145:: C=1, D=1, Q=1, Qb=0 Time= 150:: C=0, D=1, Q=1, Qb=0 Time= 155:: C=1, D=1, Q=1, Qb=0 11.4 从文本文件中读取向量 可用$ re a d m e m b系统任务从文本文件中读取向量 (可能包含输入激励和输出期望值 )。下 面为测试3位全加器电路的例子。假定文件“ t e s t . v e c”包含如下两个向量。 向量的前三位对应于输入 A，接下来的三位对应于输入 B，再接下来的位是进位，八到十 位是期望的求和结果，最后一位是期望进位值的输出结果。下面是全加器模块和相应的测试 验证程序。 m o d u l e Adder1Bit (A, B, Cin, Sum, Cout) ; i n p u t A, B, Cin; o u t p u t Sum, Cout; a s s i g n S u m = (A ^ B ) ^ Cin; a s s i g n Cout = (A ^ B )| (A & Cin) | (B & Cin) ; e n d m o d u l e m o d u l e Adder3Bit (First, Second, Carry_In,Sum_Out, Carry_Out ) ; i n p u t [0:2] First, Second; i n p u t C a r r y _ I n; o u t p u t [0:2] S u m _ O u t; o u t p u t C a r r y _ O u t ; wire [0:1] C a r ; A d d e r 1 B i t A1 (F i r s t[2], S e c o n d[2], Carry_In,Sum_Out [2], C a r[ 1 ] )， A2 (F i r s t[1], S e c o n d[1], C a r[1], Sum_Out [ 1 ] ,C a r[ 0 ] ) , A3 (F i r s t[0], S e c o n d[0], C a r[0], Sum_Out [0], C a r r y _ O u t) ; e n d m o d u l e m o d u l e T e s t B e n c h; 期头的 期头的