begin process (inputl) begin if (vector_to_int(input1)>input2) then q else end if: end process end rtl; 例:串入/并出移位寄存器 输入端口的数据在时钟边沿的作用下逐级向后移动,达到一定位数后并行输出。 ●原理图编辑法 74164 CLRN SHFT REGbegin process (input1) begin if (vector_to_int(input1)>input2) then q<=‘1’; else q<=‘0’; end if; end process; end rt1; 例：串入/并出移位寄存器 输入端口的数据在时钟边沿的作用下逐级向后移动，达到一定位数后并行输出。 ⚫原理图编辑法 SHIFT REG. CLRN CLK B A QD QC QA QF QH QG QE QB 74164 inst VCC A INPUT VCC B INPUT VCC CLRN INPUT VCC CLK INPUT OUTPUT Q[0] OUTPUT Q[1] OUTPUT Q[2] OUTPUT Q[3] OUTPUT Q[4] OUTPUT Q[5] OUTPUT Q[6] OUTPUT Q[7]