习题五 7设计一位二进制数全减电路用与非门和异或门实现 解:首先列出全减器真值表要求用24译码器及与门实现 ABcs|c。AB AB 00Q11110c00011110 00000 0 001 01011 01101 S 10010 S=AOBOC 101040c0=B+(48)C=加B(4B)C 11000 最后画出用与非门和异或门实现 11日 的全减器逻辑电路图。 回阿阿回同回同阿回回同同同呵≯會习题五 7.设计一位二进制数全减电路 解：首先列出全减器真值表 A B CI S CO 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 00 01 11 10 0 1 AB C 00 01 11 10 0 1 AB C 1 1 1 1 1 1 1 1 S CO S = A BCi CO AB A B Ci = +(  ) AB A B Ci = (  ) 用与非门和异或门实现 要求用2-4译码器及与门实现 最后画出用与非门和异或门实现 的全减器逻辑电路图