第十章.设计练习进阶 begil #100 #100 Sstop /系统任务,暂停仿真以便观察仿真波形。 compare compare( equal(equa1),a(a),.b(b));//调用模块 endmodule 仿真波形(部分) /comparetest/equal 练习 设计一个字节(8位)比较器。 要求:比较两个字节的大小,如a[7:0]大于b[7:0]输出高电平,否则输出低电平,改写测试 模型,使其能进行比较全面的测试。 练习二.简单时序逻辑电路的设计 目的:掌握基本时序逻辑电路的实现。 在 Verilog hDl中,相对于组合逻辑电路,时序逻辑电路也有规定的表述方式。在可综 合的 Verilog甽DL模型,我们通常使用 always块和@( posedge clk)或@( negedge clk)的结 构来表述时序逻辑。下面是一个1/2分频器的可综合模型 / half clk.v module half clk(reset, clk in, clk out) In. rese output clk out reg clk out lways @(posedge clk in)第十章．设计练习进阶 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。 endmodule 仿真波形（部分）： 练习： 设计一个字节（8 位）比较器。 要求：比较两个字节的大小，如 a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试 模型,使其能进行比较全面的测试 。 练习二. 简单时序逻辑电路的设计 目的：掌握基本时序逻辑电路的实现。 在 Verilog HDL 中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综 合的 Verilog HDL 模型，我们通常使用 always 块和 @(posedge clk)或 @(negedge clk)的结 构来表述时序逻辑。下面是一个 1/2 分频器的可综合模型。 // half_clk.v: module half_clk(reset,clk_in,clk_out); input clk_in,reset; output clk_out; reg clk_out; always @(posedge clk_in) 267