高速PCB设计指南 56电磁辐射 EM( Electro- Magnetic Interference)即电磁干扰,产生的问题包含过量的电磁辐射及对电 磁辐射的敏感性两方面。EMⅠ表现为当数字系统加电运行时,会对周围环境辐射电磁波 从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局 布线不合理。目前已有进行EMI仿真的软件工具,但EM仿真器都很昂贵,仿真参数和边 界条件设置又很困难,这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制 EMI的各项设计规则应用在设计的每一环节,实现在设计各环节上的规则驱动和控制。 (六)、避免传输线效应的方法 针对上述传输线问题所引入的影响,我们从以下几方面谈谈控制这些影响的方法。 6.1严格控制关键网线的走线长度 如果设计中有高速跳变的边沿,就必须考虑到在PCB板上存在传输线效应的问题。现 在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些 基本原则:如果采用CMOS或TL电路进行设计,工作频率小于10MHz,布线长度应不大 于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz 布线长度应在1英寸。对于GaAs芯片最大的布线长度应为03英寸。如果超过这个标准, 就存在传输线的问题。 62合理规划走线的拓扑结构 解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构 是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时,除非走线分支长度保持很短, 否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下,PCB走线 采用两种基本拓扑结构,即菊花链( Daisy Chain)布线和星形(Star)分布 对于菊花链布线,布线从驱动端开始,依次到达各接收端。如果使用串联电阻来改变信 号特性,串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面,菊花链走线效 果最好。但这种走线方式布通率最低,不容易100%布通。实际设计中,我们是使菊花链布 线中分支长度尽可能短,安全的长度值应该是: Stub Delay<=Trt*0.1 例如,高速TIL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间 较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不 同步的 星形拓扑结构可以有效的避免时钟信号的不同步问题,但在密度很高的PCB板上手工 完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端 电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算,也可通过CAD工 具计算出特征阻抗值和终端匹配电阻值 在上面的两个例子中使用了简单的终端电阻,实际中可选择使用更复杂的匹配终端。第 种选择是RC匹配终端。RC匹配终端可以减少功率消耗,但只能使用于信号工作比较稳 定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容 可能影响信号的形状和传播速度 串联电阻匹配终端不会产生额外的功率消耗,但会减慢信号的传输。这种方式用于时间 延迟影响不大的总线驱动电路 串联电阻匹配终端的优势还在于可以减少板上器件的使 用数量和连线密度。 最后一种方式为分离匹配终端,这种方式匹配元件需要放置在接收端附近。其优点是不高速 PCB 设计指南 - 6 - 5.6 电磁辐射 EMI(Electro-Magnetic Interference)即电磁干扰，产生的问题包含过量的电磁辐射及对电 磁辐射的敏感性两方面。EMI 表现为当数字系统加电运行时，会对周围环境辐射电磁波， 从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局 布线不合理。目前已有进行 EMI 仿真的软件工具，但 EMI 仿真器都很昂贵，仿真参数和边 界条件设置又很困难，这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制 EMI 的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制。 （六）、避免传输线效应的方法 针对上述传输线问题所引入的影响，我们从以下几方面谈谈控制这些影响的方法。 6.1 严格控制关键网线的走线长度 如果设计中有高速跳变的边沿，就必须考虑到在 PCB 板上存在传输线效应的问题。现 在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些 基本原则：如果采用 CMOS 或 TTL 电路进行设计，工作频率小于 10MHz，布线长度应不大 于 7 英寸。工作频率在 50MHz 布线长度应不大于 1.5 英寸。如果工作频率达到或超过 75MHz 布线长度应在 1 英寸。对于 GaAs 芯片最大的布线长度应为 0.3 英寸。如果超过这个标准， 就存在传输线的问题。 6.2 合理规划走线的拓扑结构 解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构 是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短， 否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB 走线 采用两种基本拓扑结构，即菊花链(Daisy Chain)布线和星形(Star)分布。 对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信 号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效 果最好。但这种走线方式布通率最低，不容易 100%布通。实际设计中，我们是使菊花链布 线中分支长度尽可能短，安全的长度值应该是：Stub Delay <= Trt *0.1. 例如，高速 TTL 电路中的分支端长度应小于 1.5 英寸。这种拓扑结构占用的布线空间 较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不 同步的。 星形拓扑结构可以有效的避免时钟信号的不同步问题，但在密度很高的 PCB 板上手工 完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端 电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过 CAD 工 具计算出特征阻抗值和终端匹配电阻值。 在上面的两个例子中使用了简单的终端电阻，实际中可选择使用更复杂的匹配终端。第 一种选择是 RC 匹配终端。RC 匹配终端可以减少功率消耗，但只能使用于信号工作比较稳 定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是 RC 匹配终端中的电容 可能影响信号的形状和传播速度。 串联电阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。这种方式用于时间 延迟影响不大的总线驱动电路。 串联电阻匹配终端的优势还在于可以减少板上器件的使 用数量和连线密度。 最后一种方式为分离匹配终端，这种方式匹配元件需要放置在接收端附近。其优点是不