Chinaopub.com 物结建89 下载 module Scram E( Data(),. Control (ctrl), Mem word([ Mem Blk [o], Mem Blk [1]) Addr()) nput[8:0]MemB】k endmodule 模块 Scram e有两个外部端口Dala和Addr,这两个端口在使用时被悬空 个内部端口是否能与多个外部端口连接? erilog hdl允许这样连接。例如 module Fanout (A(ctrIIn), B(Condout), C( Condout))i input carlIn output condotti assign CondOut carlIn endmodule 内部端口 Condo与两个外部端口B和C连接,所以 CondOut的值在B和C上都出现 95举例 下例采用结构模型描述十进制计数器。十进制计数器的逻辑图如图9-3所示 CK ∠间0] z[2] 图9-3十进制计数器 module Decade ctr (Clock, 2) input Clock tput[0:3]2 wire SI,S2 andA1(s1,2[2],2[1]);/基本门实例语句 /4个模块实例语句 JK FF JK1(.J(1"b1),,K(1"b1),,CK(c1ock),.Q(z[01),,M()) JK2(.J(S2),K(1"b1),.cK(z[0),.Q(z[11),.MQ0) J3(.J(1"b1),.K(1"b1),,cK(z[11),,Q(z[2]),.MQ()), J4(.J(S1),,K(1"b1),CK(z[0]),.Q(z[3]),,MQ(S2)) endmodule 注意常数作为输入端口信号的用法,以及悬空端口。 下面是另一个例子,3位可逆计数器的逻辑结构如图9-4所示,其结构描述如下 module Up Down(Clk, Cnt Up, Cnt Down, g) input Clk, Cnt Up, Cnt Down; output [0: 2] om o d u l e Scram_E ( .D a t a(), .C o n t r o l (C t r l) , .M e m _ W o r d ({ M e m _ B l k[0], M e m _ B l k [ 1 ] } ) , .A d d r( ) ) ; i n p u t C t r l; i n p u t [8:0] M e m _ B l k; . . . e n d m o d u l e 模块S c r a m _ E 有两个外部端口D a t a和A d d r，这两个端口在使用时被悬空。 一个内部端口是否能与多个外部端口连接？ Verilog HDL允许这样连接。例如, m o d u l e F a n O u t ( .A(C t r l I n) , .B(C o n d O u t) , .C(C o n d O u t) ) ; i n p u t C t r l I n; o u t p u t C o n d O u t; a s s i g n CondOut = C t r l I n; e n d m o d u l e 内部端口C o n d O u t 与两个外部端口B和C连接，所以C o n d O u t的值在B和C上都出现。 9.5 举例 下例采用结构模型描述十进制计数器。十进制计数器的逻辑图如图 9 - 3所示。 图9-3 十进制计数器 m o d u l e D e c a d e _ C t r (C l o c k , Z) ; i n p u t C l o c k; o u t p u t [0:3] Z; w i r e S 1 , S 2; a n d A 1 (S 1,Z[ 2 ] ,Z[1]); //基本门实例语句。 // 4个模块实例语句： JK_FF JK1 ( .J( 1 ' b 1 ) , .K( 1 ' b 1 ) , .C K(C l o c k) , .Q(Z[ 0 ] ) , .N Q( ) ) , J K 2( .J(S 2) , .K( 1 ' b 1 ) , .C K(Z[ 0 ] ) , .Q(Z[ 1 ] ) , .N Q( ) ) , J K 3( .J( 1 ' b 1 ) , . K ( 1 ' b 1 ) , . C K (Z[ 1 ] ) , . Q (Z[ 2 ] ) , .N Q( ) ) , J K 4( .J(S 1) , .K( 1 ' b 1 ) , .C K(Z[ 0 ] ) , .Q(Z[ 3 ] ) , .N Q(S 2) ) ; e n d m o d u l e 注意常数作为输入端口信号的用法，以及悬空端口。 下面是另一个例子，3位可逆计数器的逻辑结构如图 9 - 4所示，其结构描述如下： m o d u l e U p _ D o w n(C l k , C n t _ U p , C n t _ D o w n , Q) ; i n p u t C l k , C n t _ U p , C n t _ D o w n; o u t p u t [0:2] Q; 第9章 结 构 建 模 89 下载