①取指周期(公共操作) 以(PC)为指令地址从内存读出指令; A、(PC)+1→PC,为顺序取下一指令作好地址准备 B、对操作码进行译码或测试,以确定进行的操作。 I CPU 算术逻辑单元 取指令控制 ALU 操作控制器 累加器 时序产生器 程序计数器v pC[00020←+1 指令寄存器 LCLA 寄存器 1AR□000020 寄存器 DR CLA h指令或数据内容 DBUS 231 30000006 40存和数 图5.6取出CLA指令 ①√c清AC) ALU 操作控制器←时钟 时序产生器←状态 000000 指令 程序计数器 译码器 PC[00o021 指令寄存器 缓冲 寄存器 存储器 地圳指令或数据内容 ABUS DBU 30000006 40存和数 图5.7CLA指令执行阶段①取指周期（公共操作） 以（PC）为指令地址从内存读出指令； A、 （PC）+1→PC，为顺序取下一指令作好地址准备； B、 对操作码进行译码或测试，以确定进行的操作。 ALU 算术逻辑单元 0 0 0 0 2 0 CLA CLA 指令 译码器 操作控制器 时序产生器 取指令控制 0 0 0 0 2 0 时钟 累加器 AC 指令寄存器 IR 状态 反馈 程序计数器 PC 地址 寄存器 AR 缓冲 寄存器 DR 存储器 地址 指令或数据内容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 … JMP 21 … 30 000 006 31 40 存和数 地址总线 ABUS 数据总线 DBUS CPU ① ② ＋1 ③ ④ ⑤ 图 5.6 取出 CLA 指令 （清c AC） ALU 0 0 0 0 0 0 0 0 0 0 2 1 CLA CLA 指令 译码器 操作控制器 时序产生器 执行指令控制 0 0 0 0 2 0 时钟 累加器 AC 指令寄存器 IR 状态 反馈 程序计数器 PC 地址 寄存器 缓冲 AR 寄存器 DR 存储器 地址 指令或数据内容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 … JMP 21 … 30 000 006 31 40 存和数 地址总线 ABUS 数据总线 DBUS ① CPU 图 5.7 CLA 指令执行阶段 ②