②执行指令周期(假定采用正逻辑数的74181ALU) 本指令完成清“0”累加器AC的操作: 方式控制S0SS2S=LLHH,M=H。则ALU输出为 (2)ADD指令的指令周期 ADd 3 AC)+(30)→AC ①取指周期(与上相同) ②取操作数周期 有效地址E=30,在指令寄存器IR中 IR中的有效地址30→AR A.启动内存读取操作数 B.操作数S=(E)=00006→DR 取指令 →(Pc+1 执后)中:取下条 译码 操作数 加操作 取指周期 取操作数周期一执行周期→ 图5.8ADD指令的指令周期 ③执行周期 A.(DR)→ALU,(AC)→ALU B.(ALU)→AC 执行指令控制 作控制器←时钟 时序产生器<状态 累加器000000 程序计数器 PC[00022 指令寄存器 L CLA 30 R 缓冲 AR[000030 寄存器 L指令或数据内容 DBUS 存和数 图5.9取操作数周期②执 为 0。 +（30）→AC ，在指令寄存器 IR 中。 06→DR ALU，（AC）→ALU 行指令周期（假定采用正逻辑数的 74181ALU） 本指令完成清“0”累加器 AC 的操作： 方式控制S0S1S2S3=LLHH，M=H。则ALU输出 （2） ADD 指令的指令周期 ADD 30 ；（AC） ①取指周期（与上相同） ②取操作数周期 有效地址 E=30 IR 中的有效地址 30→AR A． 启动内存读取操作数 B． 操作数 S=（E）=0000 取指令 PC＋1 指令 译码 取出 操作数 取下一条 指令 开始 取指周期 取操作数周期 图 5.8 ADD 指令的指令周期 执行 加操作 执行周期 ③执行周期 A． （DR）→ B． （ALU）→AC ALU 0 0 0 0 0 0 0 0 0 0 2 2 0 0 0 0 0 6 CLA 30 指令 译码器 操作控制器 时序产生器 执行指令控制 0 0 0 0 3 0 时钟 累加器 指令寄存器 IR 状态 反馈 程序计数器 PC 地址 寄存器 AR 缓冲 寄存器 DR 存储器 地址 指令或数据内容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 … JMP 21 … 30 000 006 31 40 存和数 地址总线 ABUS 数据总线 DBUS ① CPU 图 5.9 取操作数周期 ② ③