SCL_IDLE master slave='1 and bus buy=o and gen,stadt='+ CLK_CNTRSTART HOLD START REP START='1'and CLK_CNT=START HOLD ARB LOST上1L and BIT CNT=7 CLK_CNT正HIGH CNT.2 SCL LOW EDGE CLKCNT <LOW CNT SCL_LOW CLK_CNT=HIGH CNTCLK_CNT=LOW CNT CLK CNT=TBU店 SCL in='0 SCL HI EDGE SCL in=1' CLK CNT<HIGH CNT SCL HI GEN STOP='1'and CLK_CNT=HIGHCNT/2 Y CLK CNT<TBUF STOP WAIT 图4-2SCL状态机 在SCL_IDLE状态，SDA、SCL输出高阻，此时其他的master可以控制总线。一旦需要 产生启始状态且控制器处于master状态及总线空闲，状态机就会进入到START状态。 在START状态，SCL输出高阻、SDA输出低电平产生起始信号，同时系统时钟开始计 数。当START状态保持时间满足后，状态机进入SCL LOW_EDGE状态。 在SCL_LOW_EDGE状态产生SCL的下降沿，SDA则保持原来的输出状态，系统时钟复位。 状态机随即进入到SCLL0OW状态。 在SCL_LOW状态，SCL输出为低电平，系统时钟开始计数。数据保持时间满足后，如果 RE_START有效，SDA输出高阻，为产生重复启始信号做准备：如果GEN_STOP有效，SDA 则被拉低，为产生停止信号做准备，否则SDA根据master_sda决定输出。当SCL LOW保持 时间达到时，如果控制器失去了总线控制权而且在失去控制权的那个字节传送完毕后，状

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