I2C总线接口电路设计及VLSI实现 Design of a Slave I2C Bus Interface Circuit and Its VLSI Implementation.pdf_大学文库

一、前言 I℃总线是一种被广泛应用的芯片间的串行总线，该总线最早是由Philips公司提出并倡导的。℃总线通过两条信号线实现了连接在总线上的器件之间的软件寻址和同步串行数据传输，完全避免了器件间的传统的片选寻址方法，节省了大量的数据总线、地址总线、控制总线所占用的芯片管脚和PCB板的面积。器件之间简单的℃总线互联方式，可以使用户的硬件系统具有最简单而灵活的扩展方法、简单而有效的系统调试和故障排除方案。并且在设计基于℃总线的用户系统时，由于功能模块图上的功能模块的互联可以直接对应实际的℃总线器件的互联，因此可以很方便地把功能模块图转变成电原理图。如果再把常用的软件模块建库保存，在开发用户系统的软件部分所花费的时间和资源也可以大大减少。总之，基于℃总线设计用户系统，可以有效降低用户系统的硬件部分和软件部分的研制成本和生产成本。图1-1为℃总线的一个应用实例。 LINE BURST 接口 MODE 控制器 SDA DTMF 发生器 ADPCM 微控制器图1-1DECT无绳电话基座 I℃总线的发展简史： ·1992年I℃总线协议的1.0版推出。该版本保留了最高传输速率为100kbt/s的标准模式和7位寻址方式，并增加了最高传输速率达到400kbit/s的快速模式，具有该种模式的 I℃总线接口的IC器件可以向下兼容，应用在0-100kbit/s的系统中。此外该版本还增加了对10位地址寻址方式的支持，这样就可以有1024个额外的从地址可以供系统使用。同时，该版本忽略了对从地址的软件可编程的支持以及低速模式，因为前者的实现过于复杂，未被实际应用，而后者事实上是整个℃总线协议的一个子集，不需要另外加以描述。 ·1998年℃总线协议的2.0版推出。此时℃总线协议已经成为了事实上的国际标准，被IC设计生产商广泛采用。该版本增加了高速模式，最高传输速率达到惊人的3.4Mbit/s。同时，原来对新的器件的固定输出电平的限制被取消，取而代之的是可以输出与总线电源 2

二、I℃总线的基本原理 I℃总线是通过两条双向线（时钟线SCL,数据线SDA)在器件之间传递信息的。SDA、 $CL的输出级必须是开漏或者开集电极输出，并外接上拉电阻，以实现“线与”功能，如图 2-1所示。当总线空闲时，SDA、SCL均为高电平。总线上的每个器件都有一个唯一的地址，既作为数据的发送者或接收者，也可以配置成master或slave。master可以控制总线，开始数据传输，产生传输所需的SCL时钟脉冲。其他被寻址的器件只能处于slave模式。可以联入总线的器件数取决于总线的最大负载能力400P℉。 +VDD 电 SDA串行数据线 SCL串行时钟线 SCLK SCLK SCLKNI DATANI SCLKN2 DATAN2 OUT OUT OUT OUT 777 77 77 DATA SCLK DATA IN IN IN 器件1 器件2 图2-1I℃总线器件输出级示意图 I℃总线上的数据传输由起始状态启动，由停止状态结束。SDA线上的数据在SCL时钟高时必须稳定。SDA上的高低电平状态的变化只能在SCL时钟为低时进行变化。在SCL为高时，SDA由高到低的变化表示起始状态，SDA由低到高的变化则表示停止状态。这样的定义可以避免把起始状态和停止状态误认作是普通的数据。 ℃总线是一个允许有多个主控制器的总线，它定义了一个仲裁过程，用来保证当一个以上的master同时试图控制总线时，只有一个master可以控制总线，并且总线上传送的数据不被其他master破坏。由于SDA上的数据只有在SCL为高时有效，而所有的master 在总线上传信息时都会在SCL上产生自己的时钟信号，所以当有两个或两个以上的主控制器同时企图控制总线时，就需要用一个己经同步好的SCL时钟来进行以位为单位的仲裁过程。SCL总线时钟同步是利用了I℃总线接口的线与功能，只要一个器件的SCL输出低电平，SCL时钟总线就会被成低电平。SCL时钟总线的拉低会使相关器件开始对自己的SCL 低电平周期进行计数，只有当所有的器件对自己的SCL低电平周期计数结束回到SCL高电平周期时，SCL总线才会被重新拉高。具有较短的SCL低电平周期的器件在计数结束后会释放自己的SCL输出同时进入等待状态，直到SCL总线被拉高。SCL总线拉高又会使相关器件对自己的SCL高电平周期计数，最先完成计数的器件会将SCL再次拉低。这样SCL的高电平周期是由拥有最短的$CL高电平周期的器件决定，而低电平周期则是由拥有最长的 SCL低电平周期的器件决定。如图2-2所示。仲裁过程是当SCL时钟总线为高电平时，在

·最高位 slave 接收方接收方的响应的响应的响应 A凡 .Sr' 起始信号地址 R/W响数据响成数据停正倍号/ 重复起始信号图2-4℃总线上的数据传输-7位寻址方式 ℃总线协议还支持10位寻址方式。该寻址方式利用在7位寻址方式中保留的地址 (11110XX)作为10位寻址的第一个字节，这样可以保证支持7位和10位寻址方式的器件可以存在于同一个系统中。启始信号后，master发送10位寻址的第一个字节(11110XX+读写控制位，XX代表slave地址的最高两位：读写控制位为0，则表示主控器向从控制器写信息，第二个字节将包含寻址地址的最后8位，为1表示主控器向从控制器读数据，第二个字节包括由从控制器返回的数据)。支持l0位寻址的slave器件收到该寻址字节，就与自己的10位地址的最高两位进行比较，如果一致，slave就响应master。当读写控制位为‘0' 时，所有响应的slave将继续接收并比较由master发送的寻址的第二个字节，如果地址再次符合，slave再次响应master,这时master向slave写的寻址过程已经完成。接下来可以进行slave接收master发送的数据字节的工作，或者master可以发送重复启始信号，然后再发送读写控制位变为‘1’的l0位寻址的第一个字节，刚才被寻址的slave将响应 master,此时完成了aster向slave读的寻址过程。接下来master可以被寻址的slave 读取数据。10位寻址方式过程如图2-5所示 11110xX 0 s SLAVE ADESS Ist 7 BITS A2 DATA A DATA A/K P aster向slave发送 ▣ slavel向aster发送 (write) MASTER向SLAVE写过程 11110XX 0 11110XX 1 SLAVE ADDRESS SLAVE ADORESS 1st 7 BITS R/T AI SLAVE ADDRESS 2nd BYTE A2 Sr Ist BITS R/F A3 DATA A DITA 7 P (write) read MASTER向SLAVE读过程 A=响应(SDA=0) A没啊应(SDA=1) S=起始信号 P=停止信号图2-5I℃总线10位寻址方式由于该设计中的从模式的IC总线接口电路是面向可配置参数的ASIC芯片设计配置所需要的℃总线接口电路，要求通过软件寻址不仅访问芯片本身，而且还要能访问芯片内部寄存器组阵列。因此，master和slave在总线上的通讯过程定义如图2-6所示： S SLAVE ADDRESS R/W A SUBADDRESS A DATA A DATA A/A P master向slave发送 slave向caster发送 MASTER向SLAVE写过程 S SLAVE ADDRESS R/W A SUBADDRESS A SF SLAVE ADDRESS R/W A DATA A DATA A P = MASTER向SLAVE读过程 A南应(SDN-0) =没响应(SDA=1) S=起始信号 P=停止信号图2-6I℃总线通讯过程的定义 6

状态机的状态转换是在SCL下降沿后第4个时钟周期进行的。但是，停止信号出现后总线被释放，SCL、SDA均为高电平，除非再出现起始信号进行数据传送，SCL是不会再出现下降沿的。如果停止信号出现后就把空闲状态赋给next_state,将没有SCL时钟下降沿做时间基准完成状态转化（即状态机进入到空闲状态）。为了解决矛盾，需要将停止信号看作复位信号。一旦有停止信号出现，当前状态在下一个CLK脉冲强制进入到空闲状态，而不能等到SCL下降沿后第4个时钟脉冲。 ack_rx_subaddr状态之后，master既可能发送数据又可能发送重复停止信号或者停止信号，如何区分是哪种情况成为正确进入相应的状态的关键。最好的办法是 ack_rx_subaddr状态之后无条件紧跟rx_data状态。这样，如果在rx_data状态时检测到重复起始信号，丢弃已接收的数据，并在$CL时钟下降沿后第4个时钟周期进行状态转化进入rx_address状态，，否则继续完成接收数据。若发现停止信号，处理如前所述。这样做既满足设计要求又不会增加多余的状态。 master收到数据后没有响应(SDA=1)表示这是master接收的最后一个字节数据。在这种情况下，可以在SCL时钟下降沿后第4个时钟周期就直接进入到空闲状态，处理接下来应该出现的重复起始信号或停止信号。 3.3子模块 3.3.1起始/停止信号、SCL检测在高速时钟的上升沿采样SDA、SCL,如果在前后两个采样点发现SDA从“1”变化到“0”而SCL保持“1”则认为master发出起始信号，将detect_.start置为有效。同理，若发现SDA从“0”变化到“1”而SCL保持“1”，则认为是停止信号，将detect_.stop 置为有效。Detect_start有效保持一个状态周期，detect_stop有效保持一个时钟周期，以避免误操作。依靠SCL时钟下降沿进行状态转换以及在SCL时钟上升沿将SDA的数据送入移位寄存器，时间有些仓促，因此决定推迟若干个c1k时钟周期进行。最简单的实现办法是将SCL 延时若干个时钟周期，再采样检测延时后的SCL的下降沿和上升沿分别作为状态转换和数据采样时刻。 3.3.2移位寄存器移位寄存器在rx_address、rx_subaddress、rx_data状态完成在数据采样时刻(SDA 数据有效时)对slave地址、寄存器子地址、数据的移位接收，接收完毕在响应状态将数据并行送往指定的寄存器：在ack_tx_data状态和ack_rx_address状态且读写控制位为高 (r/w=l)时，并行输入数据，在tx_data状态发送时刻有效时输出最高位，在数据采样时刻有效时进行移位操作。 3.3.3寄存器子地址寄存器、计数器寄存器寄存器子地址寄存器实现完成对寄存器一次读写操作后地址自动增加的功能，这样 10