学校代码：10246 学号：06300720401 復旦大架 学士学位论文 静电放电保护电路的分析与设计 院 系： 微电子学系 专 业： 微电子学与固体电子学 姓 名： 张唯一 指导教师： 唐长文副教授 完成日期： 2010年6月22日
学校代码： 10246 学 号： 06300720401 学 士 学 位 论 文 静电放电保护电路的分析与设计 院 系： 微电子学系 专 业： 微电子学与固体电子学 姓 名： 张唯一 指 导 教 师： 唐长文 副教授 完 成 日 期： 2010 年 6 月 22 日
目录 摘要… Abstract… …2 第一章概述… …3 1.1研究动机… 3 1.2研究内容及贡献 3 1.3论文组织结构… 4 第二章静电放电的基本概念 …5 2.1静电放电的模式… 5 2.2静电放电的测试… 6 2.2.1静电放电的测试组合… 6 2.22静电放电的故障判定… 6 2.3静电保护电路的基本架构… …7 第三章静电放电保护电路的设计…1 3.1/O保护电路… 11 3.1.1栅极接地NM○S… 12 3.1.2栅极耦合NMOS… 13 3.1.3硅控整流器… .14 3.1.4互补式I/O保护电路 16 3.1.5噪声… …18 3.2电源钳位电路… … 19 3.2.1RC触发MOSFET ESD电源钳位… 19 3.2.2简化的RC触发MOSFET ESD电源钳位… 21 第四章系统的静电放电保护… 23 4.1电路设计… 23 4.2正常工作时的仿真结果… 23 4.3ESD时的仿真结果… 25 第五章总结与展望 35 5.1总结… 35 5.2未来展望 35 参考文献… …36 致谢… …37
目录 摘要··············································································································1 Abstract ·······································································································2 第一章 概述 ·······························································································3 1.1 研究动机 ························································································3 1.2 研究内容及贡献 ·············································································3 1.3 论文组织结构·················································································4 第二章 静电放电的基本概念 ······································································5 2.1 静电放电的模式 ·············································································5 2.2 静电放电的测试 ·············································································6 2.2.1 静电放电的测试组合····························································6 2.2.2 静电放电的故障判定····························································6 2.3 静电保护电路的基本架构 ·······························································7 第三章 静电放电保护电路的设计····························································· 11 3.1 I/O保护电路 ················································································· 11 3.1.1 栅极接地NMOS·································································12 3.1.2 栅极耦合NMOS·································································13 3.1.3 硅控整流器········································································14 3.1.4 互补式I/O保护电路····························································16 3.1.5 噪声···················································································18 3.2 电源钳位电路···············································································19 3.2.1 RC触发MOSFET ESD电源钳位········································19 3.2.2 简化的RC触发MOSFET ESD电源钳位 ·····························21 第四章 系统的静电放电保护 ····································································23 4.1 电路设计 ······················································································23 4.2 正常工作时的仿真结果·································································23 4.3 ESD时的仿真结果········································································25 第五章 总结与展望 ··················································································35 5.1 总结 ·····························································································35 5.2 未来展望 ······················································································35 参考文献 ····································································································36 致谢············································································································37 I
摘要 随着集成电路工艺的发展，对静电放电保护的要求越来越高。本文的主要 目的，就是要设计一个能覆盖整个芯片的ESD保护网络，然后以此为目标展开 理论探讨和电路实现的相关工作。 本文首先从静电放电的基本概念出发，分析了ESD设计需要考虑的因素， 以及如何测试，怎样才算通过测试，从而引出设计目标，提出一种设计的基本 架构。 然后，文章自上而下地，从基本架构出发，细化到模块、器件，一一进行 分析，分别设计出O保护电路以及电源钳位电路。 接着，文章针对一个二输入二输出的简单系统，设计了一个ESD保护网络， 最后给出仿真结果。我们能看到每种测试模式都有合适的路径释放大电流。 关键词：静电放电，ESD保护网络，VO保护电路，电源钳位电路
摘要 随着集成电路工艺的发展，对静电放电保护的要求越来越高。本文的主要 目的，就是要设计一个能覆盖整个芯片的 ESD 保护网络，然后以此为目标展开 理论探讨和电路实现的相关工作。 本文首先从静电放电的基本概念出发，分析了 ESD 设计需要考虑的因素， 以及如何测试，怎样才算通过测试，从而引出设计目标，提出一种设计的基本 架构。 然后，文章自上而下地，从基本架构出发，细化到模块、器件，一一进行 分析，分别设计出 I/O 保护电路以及电源钳位电路。 接着，文章针对一个二输入二输出的简单系统，设计了一个 ESD 保护网络， 最后给出仿真结果。我们能看到每种测试模式都有合适的路径释放大电流。 关键词：静电放电，ESD 保护网络，I/O 保护电路，电源钳位电路 1
Abstract With the development of Ic manufacturing technology,it becomes demanding to protect the circuit from electrostatic discharge.The main purpose of this paper is to design an ESD protect network,which can be applied to cover all the IC to avoid ESD overstress.Based on this purpose,a lot of work about theoretic research and circuit implement are carried out. Firstly,this paper focuses on the basic concept of electrostatic discharge, analyses the principles in ESD design.How to test and the standard to pass the test are discussed.According to the theory,we are led to the design object. Then we get a kind of base configuration. Secondly,we try to design ESD protect circuit from top to bottom.We begin with the base configuration,and then,module and device.1/O protect circuit and VDD-to-VSS ESD clamp circuit are presented in this paper. And then,an ESD protect network for a two-input two-output system is designed.We get the simulation result at last.All ESD test mode can meet demand. Key word:Electrostatic discharge,ESD protect network,l/O protect circuit,VDD-to-VSS ESD clamp circuit 2
Abstract With the development of IC manufacturing technology, it becomes demanding to protect the circuit from electrostatic discharge. The main purpose of this paper is to design an ESD protect network, which can be applied to cover all the IC to avoid ESD overstress. Based on this purpose, a lot of work about theoretic research and circuit implement are carried out. Firstly, this paper focuses on the basic concept of electrostatic discharge, analyses the principles in ESD design. How to test and the standard to pass the test are discussed. According to the theory, we are led to the design object. Then we get a kind of base configuration. Secondly, we try to design ESD protect circuit from top to bottom. We begin with the base configuration, and then, module and device. I/O protect circuit and VDD-to-VSS ESD clamp circuit are presented in this paper. And then, an ESD protect network for a two-input two-output system is designed. We get the simulation result at last. All ESD test mode can meet demand. Key word: Electrostatic discharge, ESD protect network, I/O protect circuit, VDD-to-VSS ESD clamp circuit 2
第一章 概述 1.1研究动机 静电放电(Electrostatic Discharge,ESD)会对电子器件或电子系统造成电性 过度应力(Electrical Overstress,.EOS)[1],这种破坏会使半导体器件或者计算机 系统等形成一种永久性的毁坏，是造成集成电路失效的主要原因之一。据统计， 将近40%的集成电路失效是由静电放电引起的2]。集成电路工艺发展到深亚微 米阶段，特征尺寸不断缩小，更薄的栅氧化层，更短的沟道长度，更浅的源漏， 使MOS管能承受的电流和电压越来越小。又比如广泛应用的LDD结构，在源 漏两端形成“尖端”，在ESD电压下容易产生“尖端放电”现象。先进的工艺 使集成电路的静电放电保护能力下降，但外界环境中产生的静电并未减少，因 此要进一步优化电路的抗ESD性能。除了加强在流片、封装、测试、存放、搬 运过程中对静电累积的控制外，必须在电路中加入能防患静电放电的装置。 我们可以在芯片中做这样的设计，在大电流或高电压事件发生时，建立可 选的电流环路或第二路径，使ESD电流避开对过压敏感的电路。该电流环路必 须对ESD事件做出响应，即有“开关”，同时具有低阻抗。我们的测试假设在 断电状态下进行，因而ESD事件本身起到了电流和电压源的作用3]。所以，设 计的总体思路是利用低压触发网络把电流从敏感电路转移到可选电流路径，即 ESD保护电路。 ESD保护电路的作用是增加整个电路的ESD鲁棒性，首要的设计目的是避 免系统中任何物理元件遭受ESD事件带来的永久的或潜在的功能性、可靠性、 质的损害3]。其必然结果是要保证任意两引脚间发生的ESD,都有适合的低阻 旁路将ESD电流绕开内部电路，引入接地端，并且钳位关键点的电压。同时， 保护电路还要有很好的稳定性，能在ESD发生时快速响应、完整吸收，而且在 芯片正常工作时不能对工作电路有影响。 1.2研究内容及贡献 本论文着重研究了静电放电保护电路，其主要内容首先包括静电放电的基 本概念，主要是测试组合模式；然后从系统级出发，分析了保护网络的架构： 3
第一章 概述 1.1 研究动机 静电放电(Electrostatic Discharge, ESD)会对电子器件或电子系统造成电性 过度应力(Electrical Overstress, EOS)[1]，这种破坏会使半导体器件或者计算机 系统等形成一种永久性的毁坏，是造成集成电路失效的主要原因之一。据统计， 将近 40%的集成电路失效是由静电放电引起的[2]。集成电路工艺发展到深亚微 米阶段，特征尺寸不断缩小，更薄的栅氧化层，更短的沟道长度，更浅的源漏， 使 MOS 管能承受的电流和电压越来越小。又比如广泛应用的 LDD 结构，在源 漏两端形成“尖端”，在 ESD 电压下容易产生“尖端放电”现象。先进的工艺 使集成电路的静电放电保护能力下降，但外界环境中产生的静电并未减少，因 此要进一步优化电路的抗 ESD 性能。除了加强在流片、封装、测试、存放、搬 运过程中对静电累积的控制外，必须在电路中加入能防患静电放电的装置。 我们可以在芯片中做这样的设计，在大电流或高电压事件发生时，建立可 选的电流环路或第二路径，使 ESD 电流避开对过压敏感的电路。该电流环路必 须对 ESD 事件做出响应，即有“开关”，同时具有低阻抗。我们的测试假设在 断电状态下进行，因而 ESD 事件本身起到了电流和电压源的作用[3]。所以，设 计的总体思路是利用低压触发网络把电流从敏感电路转移到可选电流路径，即 ESD 保护电路。 ESD 保护电路的作用是增加整个电路的 ESD 鲁棒性，首要的设计目的是避 免系统中任何物理元件遭受 ESD 事件带来的永久的或潜在的功能性、可靠性、 质的损害[3]。其必然结果是要保证任意两引脚间发生的 ESD，都有适合的低阻 旁路将 ESD 电流绕开内部电路，引入接地端，并且钳位关键点的电压。同时， 保护电路还要有很好的稳定性，能在 ESD 发生时快速响应、完整吸收，而且在 芯片正常工作时不能对工作电路有影响。 1.2 研究内容及贡献 本论文着重研究了静电放电保护电路，其主要内容首先包括静电放电的基 本概念，主要是测试组合模式；然后从系统级出发，分析了保护网络的架构； 3
接着自上而下，设计出模块和器件：在此基础上实现一个简单系统的保护网络， 经过仿真得到电流路径。本文的主要贡献包括： 1.从系统角度分析静电保护电路的架构。 2.从各个方面，包括触发电压、钳位电压、电流排放能力、噪声等因素讨论了 ESD器件。 3.以RC频率触发的电源钳位为核心设计整个网络，而非电压触发的电源钳位 电路，提高了整个电路的ESD保护能力。 1.3论文组织结构 本文从静电放电保护电路的应用出发，首先阐述了静电放电的基本理论， 接着自上而下设计了一个ESD保护网络，并根据仿真结果总结了在各个测试模 式下电流的流向。具体的组织结构如下： 第二章介绍了静电放电的基本概念，包括静电放电的模式、如何测试以及 如何判断电路的ESD故障，然后给出了一个ESD电路设计的基本架构。 第三章着手设计具体的电路，细分到两类电路：/O保护电路和电源钳位电 路。然后分析了这两类电路的实现方式以及需要注意的设计细节。 第四章给出了一个应用于二输入二输出系统的ESD保护网络，并通过仿真， 验证了能满足测试的八种组合模式。 第五章对本文做出了总结，并对今后工作做了展望
接着自上而下，设计出模块和器件；在此基础上实现一个简单系统的保护网络， 经过仿真得到电流路径。本文的主要贡献包括： 1. 从系统角度分析静电保护电路的架构。 2. 从各个方面，包括触发电压、钳位电压、电流排放能力、噪声等因素讨论了 ESD 器件。 3. 以 RC 频率触发的电源钳位为核心设计整个网络，而非电压触发的电源钳位 电路，提高了整个电路的 ESD 保护能力。 1.3 论文组织结构 本文从静电放电保护电路的应用出发，首先阐述了静电放电的基本理论， 接着自上而下设计了一个 ESD 保护网络，并根据仿真结果总结了在各个测试模 式下电流的流向。具体的组织结构如下： 第二章介绍了静电放电的基本概念，包括静电放电的模式、如何测试以及 如何判断电路的 ESD 故障，然后给出了一个 ESD 电路设计的基本架构。 第三章着手设计具体的电路，细分到两类电路：I/O 保护电路和电源钳位电 路。然后分析了这两类电路的实现方式以及需要注意的设计细节。 第四章给出了一个应用于二输入二输出系统的 ESD 保护网络，并通过仿真， 验证了能满足测试的八种组合模式。 第五章对本文做出了总结，并对今后工作做了展望。 4
第二章静电放电的基本概念 2.1静电放电的模式 根据ESD产生机制，通常把与集成电路相关的ESD事件分为三类，相应的 有三种测试模型[3]：Equation Section2 1.人体放电模型(human-body model,HBM) 指带静电人体接触到C后，静电由1C管脚放电到地。三种模型中，人体 放电模型最为通行。此放电模型会在几百s的时间内产生数安培的瞬间电流。 在HBM标准中，用100pf电容串联1500Q电阻的RC网络来模拟已充电人体。 此RC网络具有特征上升和下降时间。其中特征下降时间与RC时间有关。 THBM=RHBMCHBM (2.1) 式中，RHBM和CHBM分别为人体模型中的串联电阻和电容。故下降时间在 100~200ns的数量级。 若将HBM波形看做是电容、电感和电阻串联的RLC网络的集总，可以证明 上升时间由式(2.2)决定。 2L tr= R (2.2) 在HBM模型中，电感在5~10uH,故上升时间在10~20ns的数量级。 我们在接下去的设计和仿真都是围绕HBM模型考虑的。 2.机器放电模型(machine model,MM) 指工厂机器本身累积了静电，当机器触碰C时，该静电通过C放电。因 为大多数机器都是用金属制造的，其等效电阻为OQ,故其放电的过程比HBM 模型短，在几十ns间，对IC的损伤更大。 3.器件充电模型(charge-device model,.CDM) 指IC自身内部的充放电过程。具体指IC先因磨擦或其它因素在内部累积了 静电，但在累积过程中并没发生损害。带静电C在处理过程中，当引脚碰到地 时，IC内部的静电便会释放出来，造成了放电的现象。CDM模型的放电时间更 短，仅约几s之内。因为1C内部累积的静电会因对地的等效电容而变，而由 于放电时IC的摆放位置等多种因素，CDM模型很难被模拟
第二章 静电放电的基本概念 2.1 静电放电的模式 根据ESD产生机制，通常把与集成电路相关的ESD事件分为三类，相应的 有三种测试模型[3]：Equation Section 2 1. 人体放电模型(human-body model, HBM) 指带静电人体接触到 IC 后，静电由 IC 管脚放电到地。三种模型中，人体 放电模型最为通行。此放电模型会在几百 ns 的时间内产生数安培的瞬间电流。 在 HBM 标准中，用 100pf 电容串联 1500Ω 电阻的 RC 网络来模拟已充电人体。 此 RC 网络具有特征上升和下降时间。其中特征下降时间与 RC 时间有关。 τHBM HBM HBM = R C (2.1) 式中，RHBM和CHBM分别为人体模型中的串联电阻和电容。故下降时间在 100~200ns的数量级。 若将HBM波形看做是电容、电感和电阻串联的RLC网络的集总，可以证明 上升时间由式(2.2)决定。 r ≅ 2L t R (2.2) 在 HBM 模型中，电感在 5~10μH，故上升时间在 10~20ns 的数量级。 我们在接下去的设计和仿真都是围绕 HBM 模型考虑的。 2. 机器放电模型(machine model, MM) 指工厂机器本身累积了静电，当机器触碰 IC 时，该静电通过 IC 放电。因 为大多数机器都是用金属制造的，其等效电阻为 0Ω，故其放电的过程比 HBM 模型短，在几十 ns 间，对 IC 的损伤更大。 3. 器件充电模型(charge-device model, CDM) 指 IC 自身内部的充放电过程。具体指 IC 先因磨擦或其它因素在内部累积了 静电，但在累积过程中并没发生损害。带静电 IC 在处理过程中，当引脚碰到地 时，IC 内部的静电便会释放出来，造成了放电的现象。CDM 模型的放电时间更 短，仅约几 ns 之内。因为 IC 内部累积的静电会因对地的等效电容而变，而由 于放电时 IC 的摆放位置等多种因素，CDM 模型很难被模拟。 5
2.2静电放电的测试 静电放电的形式多种多样，不仅体现在模式上，还体现在路径上。ESD电 流在电路中的流窜有一定路径可循，在测试时，对各引脚做交叉放电固然可行， 但是效率低下也没必要，必须要有一套正确而高效的测试方法和准则。 2.2.1静电放电的测试组合 1.VDD到VSS 1)正向模式：VDD施加正的ESD电压，VSS接地，其余引脚悬空： 2)反向模式：VDD施加负的ESD电压，VSS接地，其余引脚悬空。 2./O引脚到VDD或VSS 1)正向到VSS模式(positive-to-VSS mode,PS mode):VSS接地，指定 /O引脚施加正的ESD电压，对VSS放电，其余引脚悬空： 2)反向到VSS模式(negative-to-VSS mode,NS mode):VSS接地，指定 /O引脚施加负的ESD电压，对VSS放电，其余引脚悬空： 3)正向到VDD模式(positive-to-VDD mode,.PD mode)):VDD接地，指定 /O引脚施加正的ESD电压，对VDD放电，其余引脚悬空： 4)反向到VDD模式(negative-to-VDD mode,ND mode):VDD接地，指定 I/O引脚施加负的ESD电压，对VDD放电，其余引脚悬空。 3./O引脚到/○引脚 1)正向模式：指定O引脚施加正的ESD电压，其余所有/O引脚一起接 地，VDD和VSS引脚悬空： 2)反向模式：指定O引脚施加负的ESD电压，其余所有/O引脚一起接 地，VDD和VSS引脚悬空。 综上，ESD的测试组合共有八种类型。 2.2.2静电放电的故障判定 有了测试模式，如何判定芯片己被ESD所损坏？通常用如下三种方法1]： 1.绝对漏电流：当其引脚的漏电流超过1μA(或10μA)时，认为芯片已损坏。 漏电流会随所加偏压增加而增加，所加的偏压有人用2 V(VDDX1.1),也有 人用2.5 V(VDDX1.4)。 6
2.2 静电放电的测试 静电放电的形式多种多样，不仅体现在模式上，还体现在路径上。ESD 电 流在电路中的流窜有一定路径可循，在测试时，对各引脚做交叉放电固然可行， 但是效率低下也没必要，必须要有一套正确而高效的测试方法和准则。 2.2.1 静电放电的测试组合 1. VDD 到 VSS 1) 正向模式：VDD 施加正的 ESD 电压，VSS 接地，其余引脚悬空； 2) 反向模式：VDD 施加负的 ESD 电压，VSS 接地，其余引脚悬空。 2. I/O 引脚到 VDD 或 VSS 1) 正向到 VSS 模式(positive-to-VSS mode, PS mode)：VSS 接地，指定 I/O 引脚施加正的 ESD 电压，对 VSS 放电，其余引脚悬空； 2) 反向到 VSS 模式(negative-to-VSS mode, NS mode)：VSS 接地，指定 I/O 引脚施加负的 ESD 电压，对 VSS 放电，其余引脚悬空； 3) 正向到 VDD 模式(positive-to-VDD mode, PD mode)：VDD 接地，指定 I/O 引脚施加正的 ESD 电压，对 VDD 放电，其余引脚悬空； 4) 反向到 VDD 模式(negative-to-VDD mode, ND mode)：VDD 接地，指定 I/O 引脚施加负的 ESD 电压，对 VDD 放电，其余引脚悬空。 3. I/O 引脚到 I/O 引脚 1) 正向模式：指定 I/O 引脚施加正的 ESD 电压，其余所有 I/O 引脚一起接 地，VDD 和 VSS 引脚悬空； 2) 反向模式：指定 I/O 引脚施加负的 ESD 电压，其余所有 I/O 引脚一起接 地，VDD 和 VSS 引脚悬空。 综上，ESD 的测试组合共有八种类型。 2.2.2 静电放电的故障判定 有了测试模式，如何判定芯片已被 ESD 所损坏？通常用如下三种方法[1] ： 1. 绝对漏电流：当其引脚的漏电流超过 1μA(或 10μA)时，认为芯片已损坏。 漏电流会随所加偏压增加而增加，所加的偏压有人用 2V(VDDX1.1)，也有 人用 2.5V(VDDX1.4)。 6
2.相对-V漂移：指引脚看进芯片内部的-V特性曲线漂移量在20%(30%或 40%)时，认为芯片己损坏。 3.功能：检查ESD测试后的功能是否仍符合原来的规格。 用不同的故障判定准则，对同一芯片而言，测出的ESD耐压值差距可能非 常大。因此ESD测试要在统一了故障判定准则的前提下，才能进行。 2.3静电保护电路的基本架构 一个引脚的静电放电故障临界电压(ESD failure threshold)定义为该引脚在 所有测试模式下的耐压最低值，一颗芯片的静电放电故障临界电压定义为所有 引脚中静电放电故障临界电压最小的电压值[4]，故ESD保护电路的安排必须全 方位考虑每个引脚的ESD测试的各种组合。 图2-1给出了一个简单的ESD保护网络的抽象模型，箭头方向为可选路径。 可以看到，每个/O引脚都有PD和NS的保护电路，VDD到VSS有双向的电源钳 位电路。接下去，我们将根据ESD测试的八种测试组合，指出当ESD来临时， 该ESD保护网络对应的电流排放路径。 VDD VO I/O ProtectT ProtectT Circuit 1 Circuit 3 VDD- Internal to-VSS Pad A Pad B Circuits ESD 1 I/○ Clamp Circuit Protect Protect] Circuit 2 Circuit 4 Vss 图2-1简单ESD保护网示意图 1.VDD到VSS 1)正向模式：通过电源钳位电路： 2)反向模式：通过/O保护电路1、2、3、4以及电源钳位电路，如图2-2
2. 相对 I-V 漂移：指引脚看进芯片内部的 I-V 特性曲线漂移量在 20% (30%或 40%)时，认为芯片已损坏。 3. 功能:：检查 ESD 测试后的功能是否仍符合原来的规格。 用不同的故障判定准则，对同一芯片而言，测出的 ESD 耐压值差距可能非 常大。因此 ESD 测试要在统一了故障判定准则的前提下，才能进行。 2.3 静电保护电路的基本架构 一个引脚的静电放电故障临界电压(ESD failure threshold)定义为该引脚在 所有测试模式下的耐压最低值，一颗芯片的静电放电故障临界电压定义为所有 引脚中静电放电故障临界电压最小的电压值[4]，故 ESD 保护电路的安排必须全 方位考虑每个引脚的 ESD 测试的各种组合。 图 2-1给出了一个简单的ESD保护网络的抽象模型，箭头方向为可选路径。 可以看到，每个I/O引脚都有PD和NS的保护电路，VDD到VSS有双向的电源钳 位电路。接下去，我们将根据ESD测试的八种测试组合，指出当ESD来临时， 该ESD保护网络对应的电流排放路径。 图 2-1 简单 ESD 保护网示意图 1. VDD 到 VSS 1) 正向模式：通过电源钳位电路； 2) 反向模式：通过 I/O 保护电路 1、2、3、4 以及电源钳位电路，如图 2-2。 7
VDD 个 I/O Protect ProtectT Circuit 1 Circuit 3 VDD- Internal to-VSS Pad A Circuits Pad B ESD Clamp I/O 1/O Circuit ProtectT ProtectT Circuit 2 Circuit 4 VSS 图2-2VDD到VSS反向模式时的ESD电流路径 2./O引脚到VDD或VSS 1)正向到VSS模式：电流从引脚A,依次通过/O保护电路1、VDD、电 源钳位电路，流向VSS,如图2-3： VDD VO I/O Protect Protect Circuit 1 Circuit 3 VDD- Pad A Internal to-VSS Pad B ESD Circuits Clamp I/O VO Circuit Protect Protect Circuit 2 Circuit 4 VSS 图2-3PS模式时的ESD电流路径 2)反向到VSS模式：通过/O保护电路2： 3)正向到VDD模式：通过I/O保护电路1： 8
I/O Protect Circuit 2 VDDto-VSS ESD Clamp Circuit I/O Protect Circuit 1 Internal Circuits I/O Protect Circuit 4 I/O Protect Circuit 3 VDD VSS Pad A Pad B 图 2-2 VDD 到 VSS 反向模式时的 ESD 电流路径 2. I/O 引脚到 VDD 或 VSS 1) 正向到 VSS 模式：电流从引脚 A，依次通过 I/O 保护电路 1、VDD、电 源钳位电路，流向 VSS，如图 2-3； 图 2-3 PS 模式时的 ESD 电流路径 2) 反向到 VSS 模式：通过 I/O 保护电路 2； 3) 正向到 VDD 模式：通过 I/O 保护电路 1； 8