i<0.0V<Vn=1.5V,故亦属于逻辑0 3.1.7求图题3.1.7所示电路的输出逻辑表达式 P 解:图解3.1.7所示电路中L1=AB,L2=BC,L3=D,4实现与功能,即L4=Ll·L2·L3,而 L=L4·E,所以输出逻辑表达式为L=ABBC·DE 3.1.9图题31.9表示三态门作总线传输的示意图,图中n个三态门的输出接到数据传输总 线,D1,D2,……Dn为数据输入端,CS1,CS2…CSn为片选信号输入端试问 (1)CS信号如何进行控制,以便数据D,D,…Dn通过该总线进行正常传输;(2)CS信号能 否有两个或两个以上同时有效?如果出现两个或两个以上有效可能发生什么情况?(3)如果 所有CS信号均无效,总线处在什么状态? 解:(1)根据图解3.1.9可知片选信号CS1,CS2……CSn为高电平有效当CSi=1时第i个 态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度分时地给CS1, CS2……CSn端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上」 (2)CS信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总 线不能同时既为0又为1 (3)如果所有CS信号均无效,总线处于高阻状态 3.1.12试分析3.1.12所示的CMOS电路,说明它们的逻辑功能Vi <0.01V< VIL =1.5V,故亦属于逻辑 0. 3.1.7 求图题 3.1.7 所示电路的输出逻辑表达式. 解:图解 3.1.7 所示电路中 L1= AB ,L2= BC ,L3= D ,L4 实现与功能,即 L4=L1 • L2 • L3,而 L= L E 4 ,所以输出逻辑表达式为 L= AB BC D E 3.1.9 图题 3.1.9 表示三态门作总线传输的示意图，图中 n 个三态门的输出接到数据传输总 线，D1，D2，……Dn 为数据输入端，CS1，CS2……CSn 为片选信号输入端.试问: (1) CS信号如何进行控制,以便数据D1,D2, ……Dn通过该总线进行正常传输; (2)CS 信号能 否有两个或两个以上同时有效?如果出现两个或两个以上有效,可能发生什么情况? (3)如果 所有 CS 信号均无效,总线处在什么状态? 解: (1)根据图解 3.1.9 可知,片选信号 CS1，CS2……CSn 为高电平有效,当 CSi=1 时第 i 个三 态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给 CS1， CS2……CSn 端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上. (2)CS 信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总 线不能同时既为 0 又为 1. (3)如果所有 CS 信号均无效,总线处于高阻状态. 3.1.12 试分析 3.1.12 所示的 CMOS 电路，说明它们的逻辑功能