第三章习题 31MOS逻辑门电路 根据表题3.1.1所列的三种逻辑门电路的技术参数,试选择一种最合适工作在高噪声 环境下的门电路。 表题3.1.1逻辑门电路的技术参数表 VoHimin /V HImin /v VImac /I 逻辑门A 2.4 0.4 0.8 逻辑门B 3.5 0.6 逻辑门C 解:根据表题3.1.所示逻辑门的参数,以及式(3.1.1)和式(3.1.2),计算出逻辑门A的 高电平和低电平噪声容限分别为 VAHI=VOHimin-VHimin=2.4V--2V=0.4V VNLA(max=Vuimad-voL(max)=0.8V--04V=0.4V 同理分别求出逻辑门B和C的噪声容限分别为 VNH=IV VALB=0. 4V VALC=0.6V 电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门C 3.1.3根据表题3.1.3所列的三种门电路的技术参数,计算出它们的延时功耗积,并确定哪一种 逻辑门性能最好 表题31.3逻辑门电路的技术参数表 pHL/ns Po/mw 逻辑门A 逻辑门B 6 罗辑门C 10 0 解延时-功耗积为传输延长时间与功耗的乘积,即 DP=taPp 根据上式可以计算出各逻辑门的延时功耗分别为 DP 2P=+12)ms telh tphl *16mw=176*10-J=176PJ 同理得出:DPa=44 PJ DPc=10PJ,逻辑门的D值愈小,表明它的特性愈好所以逻辑门C的 性能最好 31.5为什么说74HC系列CMOS与非门在+5V电源工作时,输入端在以下四种接法下都属 于逻辑:(1)输入端接地;(②)输入端接低于1.5V的电源;(3)输入端接同类与非门的输 出低电压0.1V,(4)输入端接10k9的电阻到地 解:对于74HC系列CMOS门电路来说输出和输入低电平的标准电压值为 a=0.lV,V=1.5V,因此有 (1)V=0<Vn=15V属于逻辑门0 (2)i<1.5V=V,属于逻辑门0 (3)<0.1<n=1.5V属于逻辑门0 (4)由于CMOS管的栅极电流非常小,通常小于1uA在10k9电阻上产生的压降小于10mV即
第三章习题 3.1 MOS 逻辑门电路 3.1.1 根据表题 3.1.1 所列的三种逻辑门电路的技术参数，试选择一 种最合适工作在高噪声 环境下的门电路。 表题 3.1.1 逻辑门电路的技术参数表 V V OH (min) / VOL(max)/V V V IH (min) / V V IL(max) / 逻辑门 A 2.4 0.4 2 0.8 逻辑门 B 3.5 0.2 2.5 0.6 逻辑门 C 4.2 0.2 3.2 0.8 解：根据表题 3.1.1 所示逻辑门的参数，以及式（3.1.1）和式（3.1.2），计算出逻辑门 A 的 高电平和低电平噪声容限分别为： VNHA =VOH (min) —VIH (min) =2.4V—2V=0.4V VNLA(max) =VIL(max) —VOL(max) =0.8V—0.4V=0.4V 同理分别求出逻辑门 B 和 C 的噪声容限分别为: VNHB =1V VNLB =0.4V VNHC =1V VNLC =0.6V 电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门 C 3.1.3 根据表题 3.1.3 所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种 逻辑门性能最好 表题 3.1.3 逻辑门电路的技术参数表 t ns pLH / t ns pHL / P mW D / 逻辑门 A 1 1.2 16 逻辑门 B 5 6 8 逻辑门 C 10 10 1 解:延时-功耗积为传输延长时间与功耗的乘积,即 DP= tpdPD 根据上式可以计算出各逻辑门的延时-功耗分别为 DPA = 2 t t PLH PHL + PD = (1 1.2) 2 + ns *16mw=17.6* 12 10− J=17.6PJ 同理得出: DPB =44PJ DPC =10PJ,逻辑门的 DP 值愈小,表明它的特性愈好,所以逻辑门 C 的 性能最好. 3.1.5 为什么说 74HC 系列 CMOS 与非门在+5V 电源工作时,输入端在以下四种接法下都属 于逻辑 0: (1)输入端接地; (2)输入端接低于 1.5V 的电源; (3)输入端接同类与非门的输 出低电压 0.1V; (4)输入端接 10kΩ的电阻到地. 解:对于 74HC 系列 CMOS 门电路来说,输出和输入低电平的标准电压值为: VOL =0.1V, VIL =1.5V,因此有: (1) Vi =0< VIL =1.5V,属于逻辑门 0 (2) Vi <1.5V= VIL ,属于逻辑门 0 (3) Vi <0.1< VIL =1.5V,属于逻辑门 0 (4)由于 CMOS 管的栅极电流非常小,通常小于 1uA,在 10kΩ电阻上产生的压降小于 10mV 即
i<0.0V<Vn=1.5V,故亦属于逻辑0 3.1.7求图题3.1.7所示电路的输出逻辑表达式 P 解:图解3.1.7所示电路中L1=AB,L2=BC,L3=D,4实现与功能,即L4=Ll·L2·L3,而 L=L4·E,所以输出逻辑表达式为L=ABBC·DE 3.1.9图题31.9表示三态门作总线传输的示意图,图中n个三态门的输出接到数据传输总 线,D1,D2,……Dn为数据输入端,CS1,CS2…CSn为片选信号输入端试问 (1)CS信号如何进行控制,以便数据D,D,…Dn通过该总线进行正常传输;(2)CS信号能 否有两个或两个以上同时有效?如果出现两个或两个以上有效可能发生什么情况?(3)如果 所有CS信号均无效,总线处在什么状态? 解:(1)根据图解3.1.9可知片选信号CS1,CS2……CSn为高电平有效当CSi=1时第i个 态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度分时地给CS1, CS2……CSn端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上」 (2)CS信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总 线不能同时既为0又为1 (3)如果所有CS信号均无效,总线处于高阻状态 3.1.12试分析3.1.12所示的CMOS电路,说明它们的逻辑功能
Vi <0.01V< VIL =1.5V,故亦属于逻辑 0. 3.1.7 求图题 3.1.7 所示电路的输出逻辑表达式. 解:图解 3.1.7 所示电路中 L1= AB ,L2= BC ,L3= D ,L4 实现与功能,即 L4=L1 • L2 • L3,而 L= L E 4 ,所以输出逻辑表达式为 L= AB BC D E 3.1.9 图题 3.1.9 表示三态门作总线传输的示意图，图中 n 个三态门的输出接到数据传输总 线，D1，D2，……Dn 为数据输入端，CS1，CS2……CSn 为片选信号输入端.试问: (1) CS信号如何进行控制,以便数据D1,D2, ……Dn通过该总线进行正常传输; (2)CS 信号能 否有两个或两个以上同时有效?如果出现两个或两个以上有效,可能发生什么情况? (3)如果 所有 CS 信号均无效,总线处在什么状态? 解: (1)根据图解 3.1.9 可知,片选信号 CS1，CS2……CSn 为高电平有效,当 CSi=1 时第 i 个三 态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给 CS1， CS2……CSn 端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上. (2)CS 信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总 线不能同时既为 0 又为 1. (3)如果所有 CS 信号均无效,总线处于高阻状态. 3.1.12 试分析 3.1.12 所示的 CMOS 电路，说明它们的逻辑功能
A E (A) (B) T E (C) (D) 解:对于图题3.1.12(a)所示的CMOS电路,当EN=0时,TP2和T2均导通,TP1和TM1 构成的反相器正常工作,L=A,当EN=1时,TP2和TM2均截止,无论A为高电平还是 低电平,输出端均为高阻状态,其真值表如表题解3.1.12所示,该电路是低电平使能三态 非门,其表示符号如图题解3.1.12(a)所示 ■■■■■■■■■■■■■■■■■■■■■■■口■■■■■■■■口■■■看■■■■■■■■■■■■■■■■■口 图题3.1.12(b)所示CMOS电路,EN=0时,TP2导通,或非门打开,TP和TM构成反 相器正常工作,L=A:当EN=1时,T2截止,或非门输出低电平,使IM截止,输出端 处于高阻状态,该电路是低电平使能三态缓冲器,其表示符号如图题解3.1.2(b)所示。 同理可以分析图题3.L12(c)和图题3.1.12(d)所示的CMOS电路,它们分别为高 电平使能三态缓冲器和低电平使能三态非门,其表示符号分别如图题31.12(c)和图题 3.1.12(d)所示 00 高阻 3.1.12(a) 0 0
（A） （B） （C） （D） 解：对于图题 3.1.12（a）所示的 CMOS 电路，当 EN =0 时， TP2 和 TN2 均导通， TP1 和 TN1 构成的反相器正常工作，L= A ，当 EN =1 时，TP2 和 TN2 均截止，无论 A 为高电平还是 低电平，输出端均为高阻状态，其真值表如表题解 3.1.12 所示，该电路是低电平使能三态 非门，其表示符号如图题解 3.1.12（a）所示。 图题 3.1.12（b）所示 CMOS 电路， EN =0 时， TP2 导通，或非门打开， TP1 和 TN1 构成反 相器正常工作，L=A；当 EN =1 时， TP2 截止，或非门输出低电平，使 TN1 截止，输出端 处于高阻状态，该电路是低电平使能三态缓冲器，其表示符号如图题解 3.1.12（b）所示。 同理可以分析图题 3.1.12（c）和图题 3.1.12（d）所示的 CMOS 电路，它们分别为高 电平使能三态缓冲器和低电平使能三态非门 ，其表示符号分别如图题 3.1.12（c）和图题 3.1.12（d）所示。 A L 0 0 1 0 1 0 1 0 高阻 1 1 3.1.12（a） A L 0 0 0 0 1 1
0高阻 3.1.12(b) EN 高阻 0 高阻 0 0 高阻 高阻 3.1.12(d) 3.22为什么说TL与非门的输入端在以下四种接法下,都属于逻辑1:(1)输入端悬空 (2)输入端接高于2V的电源:(3)输入端接同类与非门的输出高电压36V;(4)输入端 接10k9的电阻到地 解:(1)参见教材图3,24电路,当输入端悬空时,T管的集电结处于正偏,Vcc作用于T 的集电结和T2,T3管的发射结,使T,T3饱和,使T管的集电极电位 Vc2=Vcrs+VBE=0.2+0.7=09V,而T4管若要导通VB2=Va2VE4V=07+07=14V,故T4 截止。又因T3饱和导通,故与非门输出为低电平,由上分析,与非门输入悬空时相当于输 入逻辑1。 (2)当与非门输入端接高于2∨的电源时,若T1管的发射结导通,则BE伦0.5V,T管的 基极电位VB≥2+C1=25V。而VB1221V时,将会使T1的集电结处于正偏,T2,T3处于饱 和状态,使T4截止,与非门输出为低电平。故与非门输出端接高于2V的电源时,相当于 输入逻辑1 (3)与非门的输入端接同类与非门的输出高电平36V输出时,若T管导通,则 vB1=36+0.5=41。而若VB1>21V时,将使T的集电结正偏,T2,T处于饱和状态,这时 vB1被钳位在24V,即T的发射结不可能处于导通状态,而是处于反偏截止。由(1)(2), 当vB1221V,与非门输出为低电平。 (4)与非门输入端接10kΩ的电阻到地时,教材图3.2.8的与非门输入端相当于解3.2.2图 所示。这时输入电压为V=b( Vcc-VBE)=10(50.7)/(10+4)=307V。若T导通, 则VB=307+vBE=307+05=357V。但VB是个不可能大于2V的。当VBF2V时,将使 T1管的集电结正偏,T2,T3处于饱和,使VB被钳位在2.1V,因此,当R=10kΩ时,T1 将处于截止状态, )这时相当于输入端输入高电
1 0 高阻 1 1 高阻 3.1.12（b） EN A L 0 0 高阻 0 1 高阻 1 0 0 1 1 1 3.1.12（c A L 0 0 1 0 1 0 1 0 高阻 1 1 高阻 3.1.12（d） 3.2.2 为什么说 TTL 与非门的输入端在以下四种接法下，都属于逻辑 1：（1）输入端悬空； （2）输入端接高于 2V 的电源；（3）输入端接同类与非门的输出高电压 3.6V；（4）输入端 接 10kΩ的电阻到地。 解：（1）参见教材图 3.2.4 电路，当输入端悬空时，T1 管的集电结处于正偏，Vcc 作用于 T1 的集电 结 和 T2 ， T3 管 的 发 射 结 ， 使 T2 ， T3 饱 和 ， 使 T2 管 的 集 电 极 电 位 Vc2=VcEs2+VBE3=0.2+0.7=0.9V，而 T4 管若要导通 VB2=Vc2≥VBE4+VD=0.7+0.7=1.4V，故 T4 截止。又因 T3 饱和导通，故与非门输出为低电平，由上分析，与非门输入悬空时相当于输 入逻辑 1。 （2）当与非门输入端接高于 2V 的电源时，若 T1 管的发射结导通，则 VBE1≥0.5V，T1 管的 基极电位 VB≥2+ C1=2.5V。而 VB1≥2.1V 时，将会使 T1 的集电结处于正偏，T2，T3 处于饱 和状态，使 T4 截止，与非门输出为低电平。故与非门输出端接高于 2V 的电源时，相当于 输入逻辑 1。 （3）与非门的输入端接同类与非门的输出高电平 3.6V 输出时，若 T1 管导通，则 VB1=3.6+0.5=4.1。而若 VB1>2.1V 时，将使 T1 的集电结正偏，T2，T3 处于饱和状态，这时 VB1 被钳位在 2.4V，即 T1 的发射结不可能处于导通状态，而是处于反偏截止。由（1）（2）， 当 VB1≥2.1V，与非门输出为低电平。 （4）与非门输入端接 10kΩ的电阻到地时，教材图 3.2.8 的与非门输入端相当于解 3.2.2 图 所示。这时输入电压为 VI= (Vcc-VBE)=10（5-0.7）／（10+4）=3.07V。若 T1 导通， 则 VBI=3.07+ VBE=3.07+0.5=3.57 V。但 VBI是个不可能大于 2.1V 的。当 VBI=2.1V 时，将使 T1 管的集电结正偏，T2，T3 处于饱和，使 VBI 被钳位在 2.1V，因此，当 RI=10kΩ时，T1 将处于截止状态，由（ 1 ） 这 时 相 当 于 输 入 端 输 入 高 电 平
tvcc 3.23设有一个74LS04反相器驱动两个74ALS04反相器和四个74LS04反相器。(1)问 驱动门是否超载?(2)若超载,试提出一改进方案:若未超载,问还可增加几个74LS04 解:(1)根据题意,74LS04为驱动门,同时它有时负载门,负载门中还有74LS04 从主教材附录A查出74LS04和74ALS04的参数如下(不考虑符号) 74LS04: loL(mx)=8mA, loH(max)=0.4mA: IIH(max)=0.02mA 4个74LS04的输入电流为:4lu(mx)=4×0.4mA=1.6mA 4 l1H(max)=4x0.02mA=0.08mA 2个74ALS04的输入电流为:2I(m=2×0.1mA=0.2mA 2lm(mx)=2×0.02mA=004mA ■■■■口■■■ ①拉电流负载情况下如图题解3.2.3(a)所示,74LS04总的拉电流为两部分,即4个 74ALS04的高电平输入电流的最大值4Imm)=0.08mA电流之和为 0.08mA+0.04mA=0.12mA.而74LS04能提供04mA的拉电流,并不超载 ②灌电流负载情况如图题解3.2.3(b)所示,驱动门的总灌电流为1.6mA+0.2mA=1.8mA. 而74LS04能提供8mA的灌电流,也未超载 (2)从上面分析计算可知,74LS04所驱动的两类负载无论书灌电流还是拉电流均未 32.4图题3.24所示为集电极门74LS03驱动5个CMOS逻辑门,已知OC门输管 截止时的漏电流=0.2mA:负载门的参数为:=4V=1V=1A试计算上拉电阻的值
3.2.3 设有一个 74LS04 反相器驱动两个 74ALS04 反相器和四个 74LS04 反相器。（1）问 驱动门是否超载？（2）若超载，试提出一改进方案；若未超载，问还可增加几个 74LS04 门？ 解：（1）根据题意，74LS04 为驱动门，同时它有时负载门，负载门中还有 74LS04。 从主教材附录 A 查出 74LS04 和 74ALS04 的参数如下（不考虑符号） 74LS04： IOL(max) =8mA, IOH (max) =0.4mA; IIH (max) =0.02mA. 4 个 74LS04 的输入电流为：4 IIL(max) =4 0.4mA=1.6mA, 4 IIH (max) =4 0.02mA=0.08mA 2 个 74ALS04 的输入电流为：2 IIL(max) =2 0.1mA=0.2mA, 2 IIH (max) =2 0.02mA=0.04mA。 ① 拉电流负载情况下如图题解 3.2.3（a）所示，74LS04 总的拉电流为两部分，即 4 个 74ALS04 的 高 电 平 输 入 电 流 的 最 大 值 4 IIH (max) =0.08mA 电 流 之 和 为 0.08mA+0.04mA=0.12mA.而 74LS04 能提供 0.4mA 的拉电流，并不超载。 ② 灌电流负载情况如图题解 3.2.3（b）所示，驱动门的总灌电流为 1.6mA+0.2mA=1.8mA. 而 74LS04 能提供 8mA 的灌电流，也未超载。 （2）从上面分析计算可知，74LS04 所驱动的两类负载无论书灌电流还是拉电流均未超 3.2.4 图题 3.2.4 所示为集电极门 74LS03 驱动 5 个 CMOS 逻辑门，已知 OC 门输管 截止时的漏电流=0.2mA；负载门的参数为：=4V,=1V,==1A 试计算上拉电阻的值
74L03 从主教材附录A查得74LS03的参数为:oHm)=27V,o(ms)=0.5V,lo(m)=8mA根据 式(3.1.6)形式(3.1.7)可以计算出上拉电阻的值。灌电流情况如图题解3.2.4(a)所示, 74LS03输出为低电平,In(m)=5I=5×0.001mA=0.005mA有 Rp(min) jol(max) (8-0.005m/0.56Kg 拉电流情况如图题解3.24(b)所示,74LS03输出为高电平, Im(oa)=5lm=5×0.001mA=0.005mA 由于VoHm<VmH(m为了保证负载门的输入高电平,取OoHm)=4V有 VDD-VoH(min) =49Kg2 lo(ma)+lm(oa)(0.2-0.005)mA 综上所述,RP的取值范围为0.56g2~499 367设计一发光二极管(LED驱动电路设LED的参数为V=25V,=45Ma,若Vc=5V,当 LED发亮时,电路的输出为低电平选出集成门电路的型号并画出电路图 解:设驱动电路如图题解36.7所示,选用74LSO4作为驱动器件,它的输出低电平电流 1oxm=8mA,Vom)=0.5V,电路中的限流电阻 (5-2.5-0.5)v ≈4449 4.5mA R
从主教材附录 A 查得 74LS03 的参数为： VOH (min) =2.7V，VOL(max) =0.5V，IOL(max) =8mA.根据 式（3.1.6）形式（3.1.7）可以计算出上拉电阻的值。灌电流情况如图题解 3.2.4（a）所示， 74LS03 输 出 为 低 电 平 ， IIL total ( ) =5 IIL =5 0.001mA=0.005mA, 有 Rp(min) = (max) (max) ( ) DD OL OL IL total V V I I − − = (5 4) (8 0.005) V mA − − 0.56K 拉电流情况如图题解 3.2.4（b）所示，74LS03 输出为高电平， IIH total ( ) =5 IIH =5 0.001mA=0.005mA 由于 VOH (min) < VIH (min) 为了保证负载门的输入高电平，取 VOH (min) =4V 有 RP(max) = (min) ( ) ( ) DD H OL total IH total V Vo I I − + = (5 4) (0.2 0.005) V mA − − =4.9K 综上所述， RP 的取值范围为 0.56 4.9 3.6.7 设计一发光二极管(LED)驱动电路,设 LED 的参数为 VF =2.5V, ID =4.5Ma;若 VCC =5V,当 LED 发亮时,电路的输出为低电平,选出集成门电路的型号,并画出电路图. 解:设驱动电路如图题解 3.6.7 所示,选用 74LSO4 作为驱动器件,它的输出低电平电流 IOL(max) =8mA, VOL(max) =0.5V,电路中的限流电阻 R= CC F OL(max) D V V V I − − = (5 2.5 0.5) 4.5 v mA − − 444Ω