122 Verilog hdl硬停横述语言 下载 CIK E parameter Tburst 10, Ton =2, Toff =5 initial begin CIK E=1'b0: repeat( Burst begin Toff Clk E=1b1 Ton Clk E= 1'b0 Clk D 202225 图11-6带有初始时延的时钟 模块 Gen Clk e在具体应用时,参数 Burst、Ton和To〃可带不同的值 module Test wire Clk Ea, Cik Eb, Cik Ec Gen Cik E GIClk Ea //产生10个时钟脉冲,高、低电平持续时间分别为2个和5个时间单位 Gen Cik E (5, 1,3) Clk Eb) /产生5个时钟脉冲,高、低电平持续时间分别为1个和3个时间单位。 Gen Clk E #(25,8, 10) Ik Ec)i //产生25个时钟脉冲,高、低电平持续时间分别为8个和10个时间单位 Clk eb的波形如图11-7所示 Clk eb 3478111215161920 图11-7确定数目的时钟脉冲 可用连续赋值产生一个时钟的相移时钟。下述模块产生的两个时钟波形如图11-8所示。 个时钟是另一个时钟的相移时钟 module Phase (Master Clk, Slave C2l output Master Clk, Slave Clkim o d u l e Gen_Clk_E (C l k _ E) ; o u t p u t C l k _ E ; r e g C l k _ E ; p a r a m e t e r Tburst = 10, Ton = 2, Toff = 5; i n i t i a l b e g i n C l k _ E = 1'b0; r e p e a t(T b u r s t) b e g i n # Toff Clk_E = 1'b1; # Ton Clk_E = 1'b0; e n d e n d e n d m o d u l e 图11-6 带有初始时延的时钟 模块G e n _ C l k _ E在具体应用时，参数T b u r s t、To n和To f f可带不同的值。 m o d u l e T e s t; w i r e Clk_Ea, Clk_Eb, Clk_Ec; Gen_Clk_E G1(C l k _ E a) ; / /产生1 0个时钟脉冲，高、低电平持续时间分别为2个和5个时间单位。 Gen_Clk_E # (5, 1, 3) (C l k _ E b) ; / /产生5个时钟脉冲，高、低电平持续时间分别为1个和3个时间单位。 Gen_Clk_E # (25, 8, 10) (C l k _ E c) ; / /产生2 5个时钟脉冲，高、低电平持续时间分别为8个和1 0个时间单位。 e n d m o d u l e C l k _ E b的波形如图11 - 7所示。 图11-7 确定数目的时钟脉冲 可用连续赋值产生一个时钟的相移时钟。下述模块产生的两个时钟波形如图 11 - 8所示。 一个时钟是另一个时钟的相移时钟。 m o d u l e Phase (Master_Clk, Slave_Clk) ; o u t p u t Master_Clk, Slave_Clk; reg Master_Clk; 122 Verilog HDL 硬件描述语言 下载