Chinaopub.com 第1验证123 载 wire slave Clk parameter toN= 2, toFF =3, tPHASE DELAY= 1; #toN Master Clk= 0 e toFF Master cik assign井 t PHASE DELAY S1aveC1片 Master Clk endmodule Master Clock 113测试验证程序实例 11.3.1解码器 下面是2-4解码器和它的测试验证程序。任何时候只要输入或输出信号的值发生变化,输 信号的值都会被显示输出 module Dec2x4(A, B, Enable, e input output [0:32 wire Abar, Bbar not#(1,2) V1(Bar, B)i No(Z [0], Enable, Abar, Bbar 1(z[1],Enab1e,A上 N2(Z[2], Enable, A, bbar, N3(Z[3,Enable, A, B wire [0:3 Dz/ //被测试的模块: Dec2x4 Di(Da, Db, Dena, DEiw i r e S l a v e _ C l k ; p a r a m e t e r t O N = 2, tOFF = 3, tPHASE_DELAY = 1; a l w a y s b e g i n #tON Master_Clk= 0; #tOFF Master_Clk= 1; e n d assign #tPHASE_DELAY Slave_Clk = M a s t e r _ C l k; e n d m o d u l e 图11-8 相移时钟 11.3 测试验证程序实例 11.3.1 解码器 下面是2 - 4解码器和它的测试验证程序。任何时候只要输入或输出信号的值发生变化，输 出信号的值都会被显示输出。 ` t i m e s c a l e 1ns / 1ns m o d u l e D e c 2 x 4 (A, B, Enable, Z) ; i n p u t A, B, Enable; o u t p u t [0:3] Z; w i r e Abar, Bbar; n o t # (1, 2) V0 (Abar, A), V1 (Bar, B) ; n a n d # (4, 3) N0 (Z [0], Enable, Abar, Bbar) , N1 (Z [1], Enable, Abar, B) , N2 (Z [2], Enable, A, Bbar) , N3 (Z [3], Enable, A, B) , e n d m o d u l e m o d u l e D e c _ T e s t ; r e g Da, Db, Dena; w i r e [0:3] D z ; / /被测试的模块： Dec2x4 D1 (Da, Db, Dena, Dz) ; 第11章 验 证 123 下载