esTc 设计中 第三章作业 5.用构造体的结构描述方式编写全加器程序,限 用以下元件:二输入与门元件(AND2)、二输入 或门元件(OR2)、二输入异或门元件(XOR2)。 6.请为例3-3完善底层元件,即编写半加器 half adder以及或门 or gate的ⅤHDL程序。设计中心 第三章作业 5. 用构造体的结构描述方式编写全加器程序，限 用以下元件：二输入与门元件(AND2)、二输入 或门元件(OR2)、二输入异或门元件(XOR2)。 6. 请为例3-3完善底层元件，即编写半加器 half_adder以及或门or_gate 的VHDL程序