实验步骤3——版图设计:加pin脚 ●走线完成后,可以说版图设计已经完成,如果是lab1中正常的定制 设计过程应该进行s检查;但是在ab2中,我们采用直接利用版图 构建原型设计的方法,并没有进行原理图设计,也没有进行电路仿 真,因此需要对完成后版图的功能和性能进行仿真验证,为此,首 先需要提取版图的电路网表 版图上pin脚的目的是为了让版图提取工具可以识别i信号的位置, 在完成后的版图上加pin脚,为后续的器件提取做好准备 走线完成后,在金属上加上pin,利用 create-pin命令,加上全加器 的输入和输出pin,以及电源vdl!和gnd!,pin的名称可以采用同 pin脚相同的层名,也可以采用对应的text层,例如A1的pin用 A1TEXT层作为pin名 ●加完pin以后可以再做一次drc,确认加pin的过程没有引入drc错误 InstituteInstitute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验二 1位全加器设计 Page 11 实验步骤3－－版图设计：加pin脚 走线完成后，可以说版图设计已经完成，如果是lab1中正常的定制 设计过程应该进行lvs检查；但是在lab2中，我们采用直接利用版图 构建原型设计的方法，并没有进行原理图设计，也没有进行电路仿 真，因此需要对完成后版图的功能和性能进行仿真验证，为此，首 先需要提取版图的电路网表 版图上pin脚的目的是为了让版图提取工具可以识别io信号的位置， 在完成后的版图上加pin脚，为后续的器件提取做好准备 走线完成后，在金属上加上pin，利用create-pin命令，加上全加器 的输入和输出pin，以及电源vdd!和gnd!，pin的名称可以采用同 pin脚相同的层名，也可以采用对应的text层，例如A1的pin用 A1TEXT层作为pin名 加完pin以后可以再做一次drc，确认加pin的过程没有引入drc错误