10.1仿真简介（续3） 3、时序仿真 时序仿真也称为布局布线后仿真或者后仿真，是指电路已经映射到特 定的工艺环境后，综合考虑电路的路径延时与门延时的影响，验证电 露的行为是香能够在二定时序系件下满定设计构想的所能。 时序仿真主要目的在于验证电路是否存在时序违规，其输入为从布局 布线插象田的门级网表、Testbench以及扩展名为SDO的标准延时文 件。 一般来说，时序仿真是必选步骤，通过时序仿真能检查设计时序与 FPGA的实际运行情况是否一致，确保设计的可靠性和稳定性。 10.1 仿真简介（续3） 3、时序仿真 • 时序仿真也称为布局布线后仿真或者后仿真，是指电路已经映射到特 定的工艺环境后，综合考虑电路的路径延时与门延时的影响，验证电 路的行为是否能够在一定时序条件下满足设计构想的功能。 • 时序仿真主要目的在于验证电路是否存在时序违规，其输入为从布局 布线抽象出的门级网表、Testbench以及扩展名为SDO的标准延时文 件。 • 一般来说，时序仿真是必选步骤，通过时序仿真能检查设计时序与 FPGA的实际运行情况是否一致，确保设计的可靠性和稳定性