图第6章仍D4设计应用实例 2.VHDL源程序 )4位二进制并行加法器的源程序 aDDER4BVHD LIBRARY IEEE USE IEEE STD LOGIC 1164ALL: USE IEEE STD LOGIC UNSIGNEDALL ENTITY ADDER4BIS-4位二进制并行加法器 PORT(CIN: IN STD LOGIC;-低位进位 A: IN STD LOGIC VECTOR(3 DOWNTO0);-4位加数 B: IN STD LOGIC VECTOR(3 DOWNTO0);-4位被加数 S: OUT STD LOGIC VECTORI3 DOWNTO0);-4位和 CONT: OUT STD LOGIC) 进位输出第6章 VHDL设计应用实例 2．VHDL源程序 1) 4位二进制并行加法器的源程序ADDER4B.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY ADDER4B IS --4位二进制并行加法器 PORT(CIN：IN STD_LOGIC； --低位进位 A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位加数 B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位被加数 S： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位和 CONT： OUT STD_LOGIC)； --进位输出