图第6章仍D4设计应用实例 END ADDER4B ARCHITECTURE ART OF ADDER4B IS SIGNAL SINT: STD LOGIC VECTOR(4 DOWNTO O) SIGNAL AA, BB: STD LOGIC VECTOR(4 DOWNTO O) BEGIN AA<=0&A;-将4位加数矢量扩为5位,为进位提供空间 BB<=0&B;-将4位被加数矢量扩为5位,为进位提供空间 SINT<=AA+BB+CIN S<-SINT(3 DOWNTO O CONT=SINT(4); END ART第6章 VHDL设计应用实例 END ADDER4B； ARCHITECTURE ART OF ADDER4B IS SIGNAL SINT：STD_LOGIC_VECTOR(4 DOWNTO 0)； SIGNAL AA，BB： STD_LOGIC_VECTOR(4 DOWNTO 0)； BEGIN AA<='0'& A； --将4位加数矢量扩为5位，为进位提供空间 BB<='0'& B； --将4位被加数矢量扩为5位，为进位提供空间 SINT<=AA+BB+CIN ； S<=SINT(3 DOWNTO 0)； CONT<=SINT(4)； END ART；