图第6章仍D4设计应用实例 2)8位二进制加法器的源程序 ADDER8BVHD LIBRARY IEEE USE IEEE STD LOGIC 1164.ALI USE IEEE STD LOGIC UNSIGNED.ALL: ENTITY ADDER8B IS 由4位二进制并行加法器级联而成的8位二进制加法器 PORT(CIN: IN STD LOGIC; A: IN STD LOGIC VECTOR(7 DOWNTO O); B: IN STD LOGIC VECTOR(7 DOWNTO O) S: OUT STD LOGIC VECTOR(7 DOWNTO 0) COUT: OUT STD LOGIC) END ADDER8B ARCHICTURE ART OF ADDERSB IS第6章 VHDL设计应用实例 2) 8位二进制加法器的源程序ADDER8B.VHD LIBRARY IEEE； USE IEEE_STD.LOGIC_1164.ALL； USE IEEE_STD.LOGIC_UNSIGNED.ALL： ENTITY ADDER8B IS --由4位二进制并行加法器级联而成的8位二进制加法器 PORT(CIN：IN STD_LOGIC； A：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； B：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； S：OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； COUT：OUT STD_LOGIC)； END ADDER8B； ARCHICTURE ART OF ADDER8B IS