Cadence IC设计实瞼 实g验四、Diva Interactive Verification 实验目的：掌握DRC和LVS验证方法 版图绘制后要根据foundry厂的工艺要求进行DRC(Design Rule Checker)检查，编 辑好的版图必须通过LVS(Layout Versus Schematic)验证，检查是否与schematic电原理图 完全一致；版图中还可能存在一些悬空的器件和线网，通过电气规则检查ERC(Electrical Rule Check)可以发现这些错误。进行LVS和ERC之前，需要用Diva验证工具中的Extract 程序对版图进行器件提取：Extract还可以进行寄生参数提取，电路仿真程序可以调用这个 数据进行后仿真。 DIVA工具集包括以下部分： 1.设计规则检查(DRC) 2.提取Extractor::包括器件提取、版图寄生参数提取(LPE)、寄生电阻提取(PRE) 3.电气规则检查(ERC) 4.版图与线路图比较(LVS) 预备工作： cp /eva01/cdsmgr/ICDATA/DivaInt_5_0.tar tar -vxf Divalnt_5_0.tar cd diva 实验内容与步骤： 第一部分：DRC设计规则检查 一、进入DRC菜单： [1]、icfb [2]、在CIW窗口(icfb-Log:/…),点击Tools-Library Manager: [3]、Library列表框中点击design; Cell列表框中点击peakDetect: View列表框中双击layout::(或用鼠标右键open) (注：这是峰值检测器电路版图，你可以查看相应的schematic了解电路原理) [4]、在出现的Virtuoso Layout Editing窗口，点击Verify-->DRC…菜单。 出现下图DRC窗口：Cadence IC 设计实验 实验四、Diva Interactive Verification 实验目的：掌握 DRC 和 LVS 验证方法 版图绘制后要根据 foundry 厂的工艺要求进行 DRC（Design Rule Checker）检查，编 辑好的版图必须通过 LVS（Layout Versus Schematic）验证，检查是否与 schematic 电原理图 完全一致；版图中还可能存在一些悬空的器件和线网，通过电气规则检查 ERC(Electrical Rule Check)可以发现这些错误。进行 LVS 和 ERC 之前，需要用 Diva 验证工具中的 Extract 程序对版图进行器件提取；Extract 还可以进行寄生参数提取，电路仿真程序可以调用这个 数据进行后仿真。 DIVA 工具集包括以下部分： 1． 设计规则检查（DRC） 2． 提取 Extractor：包括器件提取、版图寄生参数提取（LPE）、寄生电阻提取（PRE） 3． 电气规则检查（ERC） 4． 版图与线路图比较（LVS） 预备工作： cp /eva01/cdsmgr/ ICDATA/DivaInt_5_0.tar . tar -vxf DivaInt _5_0.tar cd diva 实验内容与步骤： 第一部分：DRC 设计规则检查 一、进入 DRC 菜单： [1]、 icfb [2]、 在 CIW 窗口（icfb-Log:/…）,点击 Tools->Library Manager； [3]、Library 列表框中点击 design； Cell 列表框中点击 peakDetect； View 列表框中双击 layout； （或用鼠标右键 open） (注：这是峰值检测器电路版图，你可以查看相应的 schematic 了解电路原理) [4]、在出现的 Virtuoso Layout Editing 窗口，点击 Verify->DRC…菜单。 出现下图 DRC 窗口：